根據摩爾定律集成電路上可以容納的晶體管數目在大約每經過18個月便會增加一倍。這也意味著，半導體材料的改善對芯片性能的提升至關重要。據外媒報導，美國賓夕法尼亞州立大學的科學家發表在《自然-通訊》的一項新研究顯示，他們成功研製出了一種超薄二維材料晶體管，這將大大提升未來芯片的性能。

賓夕法尼亞州立大學工程學院工程科學與力學的助理教授薩普塔什·達斯（Saptarshi Das）表示，我們現在生活在一個由數據驅動的互聯網世界，隨之而來的是大數據對存儲和處理能力的挑戰。

而晶體管作為集成電路領域重要組成部分，想要存儲和處理更多的數據，就需要使用更多的晶體管。但隨著晶體管特徵尺寸的縮小，想要進一步提升芯片性能，就需要更小更薄的半導體材料。

當前使用的三維矽材料已經用於製作晶體管有60年左右的歷史，其尺寸幾乎已經達到了極致。特別是5nm製程工藝後，傳統晶體管微縮提升性能難以為繼，這也使得矽在晶體管中的應用越來越具有挑戰性。

因此，眾多科學家都在新技術、新工藝、新材料等方面一直進行積極探索，發現二維材料有著先天的優勢。因為這些二維材料的產生厚度能夠比目前實際應用的三維矽材料薄10倍。

研究中，科學家通過使用金屬有機化學氣相沉積技術生長了單層二硫化鉬和二硫化鎢，該技術來自賓夕法尼亞州立大學的二維晶體聯盟NSF材料創新平台（2DCC-MIP）。

此外，為驗證新型二維晶體管的性能，科學家分析了與閾值電壓、亞閾值斜率、最大與最小電流之比、場效應載流子遷移率、接觸電阻、驅動電流和載流子飽和速度相關的統計指標。

達斯教授指出，經過一系列的測試證實了新晶體管的可行性，這意味著新型晶體管不僅能夠讓下一代芯片更快、更節能，還能夠承受更多存儲和數據處理性能。

據了解，台積電5nm製程工藝已經量產，而3nm製程工藝將於今年進行試產，2022年量產。此外，有消息稱台積電已經成功開發了2nm製程工藝，將在2023年上半年進行風險生產，並將在2024年開始批量生產。

如果超薄二維材料晶體管進入應用階段，那麼1nm製程工藝想比也將很快實現。