在HBM4 記憶體帶來的幾大變化中，最直接的變化之一就是記憶體介面的寬度。隨著第四代記憶體標準從已經很寬的1024 位元介面升級到超寬的2048 位元接口，HBM4 記憶體堆疊將不會像以前一樣正常工作；晶片製造商需要採用比現在更先進的封裝方法，以適應更寬的記憶體。

作為2024 年歐洲技術研討會演講的一部分，台積電提供了一些有關其將為HBM4 製造的基礎模具的新細節，這些模具將使用邏輯工藝製造。由於台積電計畫採用其N12 和N5 製程的變體來完成這項任務，該公司預計在HBM4 製造製程中佔據有利地位，因為記憶體工廠目前還不具備經濟地生產這種先進邏輯晶片的能力（如果它們能生產的話）。

對於第一波HBM4，台積電準備採用兩種製造流程：N12FFC+ 和N​​5。雖然它們的目的相同–將HBM4E 記憶體與下一代AI 和HPC 處理器集成，但它們將以兩種不同的方式連接用於AI 和HPC 應用的高效能處理器記憶體。

台積電設計與技術平台高級總監表示：”我們正與主要的HBM 記憶體合作夥伴（美光、三星、SK 海力士）合作，在先進節點上實現HBM4 全堆疊整合。N12FFC+高性價比基礎晶片可以達到HBM的性能，而N5基礎晶片可以在HBM4速度下以更低的功耗提供更多的邏輯。

台積電採用N12FFC+ 製造製程（12 奈米FinFet Compact Plus，正式屬於12 奈米等級的技術，但其根源來自於台積電久經考驗的16 奈米FinFET 生產節點）製造的基礎晶片將用於在系統級晶片（SoC）旁邊的矽中間件上安裝HBM4 記憶體堆疊。台積電認為，他們的12FFC+ 製程非常適合實現HBM4 效能，使記憶體供應商能夠建置12-Hi(48 GB) 和16-Hi 堆疊（64 GB），每堆疊頻寬超過2 TB/秒。

高級總監說：”我們還在為HBM4 優化CoWoS-L 和CoWoS-R。CoWoS-L和CoWoS-R都[使用]超過八層，以實現HBM4的2000多個互連的路由，並具有[適當的]訊號完整性”。

N12FFC+ 上的HBM4 基礎晶片將有助於使用台積電的CoWoS-L 或CoWoS-R 先進封裝技術構建系統級封裝(SiP)，該技術可為內插件提供高達8 倍網紋尺寸的空間，足以容納多達12 個HBM4 記憶體堆疊。根據台積電的數據，目前，HBM4 在電流為14mA 時的數據傳輸速率可達6 GT/s。

台積電代表解釋：”我們與Cadence、Synopsys 和Ansys 等EDA 合作夥伴合作，對HBM4 通道訊號完整性、IR/EM 和熱精度進行認證。”

同時，作為更先進的替代方案，記憶體製造商還可以選擇台積電的N5 製程來生產HBM4 基礎晶片。採用N5 製程的基礎晶片將包含更多的邏輯，功耗更低，性能更高。但可以說最重要的好處是，這種先進的製程技術將實現非常小的互連間距，大約為6 至9 微米。這將使N5 基本晶片與直接鍵合技術結合使用，使HBM4 可以直接在邏輯晶片上進行三維堆疊。直接鍵合技術可實現更高的記憶體效能，這對於一直在渴求更多記憶體頻寬的人工智慧和高效能運算晶片來說將是一個巨大的推動。

我們已經知道台積電和SK Hynix 正合作開發HBM4 基礎晶片。台積電很可能也會為美光生產HBM4 基礎晶片。否則，我們會更驚訝地看到台積電與三星合作，因為這家企業集團已經透過其三星代工部門擁有了自己的先進邏輯晶圓廠。