三星1000層NAND細節曝光
生產首款1000TB SSD 的競賽已經開始,這已不是什麼秘密。在2022 年的技術日上,三星公佈了雄心勃勃的計劃,到2030 年,其最先進的NAND 晶片將“堆疊超過1,000 層”,這意味著PB 級SSD 屆時可能問世。去年,該公司曾表示可能能夠更快地交付產品,但這似乎是科技業的一廂情願。
也就是說,它顯然正在全力推進未來NAND 晶片的開發。這家韓國電子巨頭最近宣布將很快開始量產其最新的290 層第九代垂直(V9) NAND 晶片,人們普遍預計接下來將推出令人驚嘆的430 層第十代(V10) NAND 晶片年。
![48_Main.jpg](https://i0.wp.com/static.cnbetacdn.com/article/2024/0512/2bd5120e9b3976b.jpg?w=640&ssl=1)
因此,雖然我們不太了解該公司生產首款PB SSD 的幕後情況,但網路上已經出現了一些線索。
今年在檀香山舉行的VLSI 技術研討會上,韓國科學技術院(KAIST) 電機工程系博士生Giwuk Kim將主持一場技術會議。他的研究興趣包括基於鉿的FE-NAND 記憶體、FeRAM 和記憶體運算應用,這將是本次會議的重點,題為「In-depth Analysis of the Hafnia Ferroelectrics as a Key Enabler for Low Voltage & QLC 3D VNAND Beyond 1K Layer Experimental Demonstration and Modeling。
這份工作的摘要(劇透警告)由三星電子共同撰寫,內容如下:「我們透過實驗證明了金屬帶中電荷捕獲和鐵電(FE) 開關效應相互作用的顯著性能改進。工程閘極中間層(BE-G.IL)-FE 通道中間層(Ch.IL)-Si (MIFIS) FeFET。 (Posi.FB.),從而實現低工作電壓(VPGM/VERS:+17/-15 V)、寬範圍儲存視窗(MW:10.5 V)和9 V 偏壓下的干擾可忽略不計。我們提出的模型驗證了BE-MIFIS FeFET 的效能增強歸因於增強的Posi。 」
目前還不清楚三星將在演示中扮演什麼角色(如果有的話),但該公司並不是唯一一家探索氧化鉿鐵電體潛力的公司。 Giwuk Kim 的演講是題為「非揮發性記憶體技術- Hafnia Based Ferroelectrics-1」研討會家長會議的一部分,該研討會將由三星主要競爭對手SK 海力士材料開發主管Deoksin Kil 主持。
![mission-peak-reference-server-system-for-ngsff-ssd_1_PC-1.jpg](https://i0.wp.com/static.cnbetacdn.com/article/2024/0512/691cd27eb0d5e0f.jpg?w=640&ssl=1)
01
3D NAND,1000層
根據Xtech Nikkei報道,Kioxia 技術長(CTO) Hidefumi Miyajima 表示,該公司計劃在2031 年批量生產超過1,000 層的3D NAND 記憶體。在東京城市大學舉行的第71 屆應用物理學會春季會議上的演講中,Miyajima 討論了在3D NAND 裝置中實現超過1000 層的技術挑戰和解決方案。
增加3D NAND 裝置中的主動層數量是當今提高快閃記憶體記錄密度的最佳方法,因此所有3D NAND 製造商都努力每1.5 到2 年就推出新的製程節點來實現這一目標。每個新節點都會帶來一些挑戰,因為3D NAND 製造商必須增加層數並橫向和縱向縮小NAND 單元。這個過程要求製造商在每個新節點都採用新材料,這是一項重大的研發挑戰。
![](https://i0.wp.com/static.cnbetacdn.com/article/2024/0512/1980fa83797dfb9.webp?w=640&ssl=1)
圖1:NAND 快閃記憶體公司正在競相開發透過高堆疊增加容量的技術。
2013年前後,NAND Flash的容量提升方式從小化轉向分層。目前,各家公司都在競相量產200層以上的3D NAND(圖1)。小型化的限制是由於裝置操作的物理限制和光刻成本的增加,但對於堆疊而言,“如何降低製程成本已成為與光刻一樣大的問題。”
蝕刻製程對製造成本的影響特別大。 3D NAND 的多層薄膜形成後,透過等離子蝕刻產生大量孔(儲存孔),從頂層貫穿底層。此製程是透過在孔中沉積氧化膜、氮化膜等來製造多層儲存單元。
內存孔的直徑約為100奈米,深度為數微米,因此能夠快速、均勻地鑽出大深寬比孔的蝕刻技術至關重要。每300mm 晶圓上的儲存孔數量達到數兆個。
這種蝕刻製程「大約需要一個小時。因為需要時間,所以需要增加設備數量,使其成為(對於3D NAND)成本最高的製程」。隨著堆疊層數的增加以及儲存孔的深寬比的增加,蝕刻所需的時間呈指數級增長,從而增加了製造成本。均勻加工難度的增加也往往是降低產量的因素。
因此,對於Kioxia的第8代產品,我們沒有一次性建造218層,而是採用了分兩步驟建構的方法。但又增加了新的困難,例如需要將下層和上層的記憶體孔完美對齊。
如今,Kioxia 最好的3D NAND 裝置是第八代BiCS 3D NAND 記憶體,具有218 個主動層和3.2 GT/s 介面(於2023 年3 月首次推出)。這一代引入了一種新穎的CBA(CMOS直接鍵合到陣列)架構,該架構涉及使用最合適的製程技術單獨製造3D NAND單元陣列晶圓和I/O CMOS晶圓並將它們鍵結在一起。其結果是產品具有增強的位元密度和改進的NAND I/O 速度,這確保了記憶體可用於建立最佳的SSD。
同時,Kioxia 及其製造合作夥伴Western Digital 尚未揭露CBA 架構的具體細節,例如I/O CMOS 晶圓是否包括額外的NAND 外圍電路(如頁緩衝器(page buffers)、讀出放大器和電荷泵)。透過分別生產儲存單元和周邊電路,製造商可以為每個組件利用最高效的製程技術,隨著產業向串堆疊等方法發展,製造商將獲得更多優勢,串堆疊肯定會用於1,000 層3D NAND。
值得注意的是,三星也預計將實現量產級1000層3D NAND。根據2022年9月的報道,該公司目前正在設計第9 代和第10 代V-NAND 並進行原型設計,與當今的技術相比,層密度適當增加。三星目前正在出貨其第七代176 層V-NAND,並計劃在今年年底前發布基於其第八代230 層設計的V-NAND 晶片。後者採用512 Gb 晶片,密度將提高42%。
但三星正著眼於密度的更大幅度躍升,並預計到2030 年將實現1,000 層V-NAND 設計。三星也持續致力於QLC(四級單元)技術,希望在提高儲存位的同時提高效能密度。
02
3D-NAND 的層數有限制嗎?
回顧2D NAND,它採用平面架構,浮動閘極(FG) 和外圍電路彼此相鄰。 2007年,隨著2D NAND的尺寸達到極限,東芝提出了3D NAND結構。
三星於2013 年率先向市場推出了所謂的「V-NAND」。
3D 設計引入了多晶矽和二氧化矽的交替層,並將浮動閘極替換為電荷陷阱快閃記憶體(CTF)。這些區別既有技術上的,也有經濟上的。 FG 將記憶體儲存在導電層中,而CTF 將電荷「捕獲」在介電層內。由於製造成本降低,CTF 設計很快就成為首選,但當然不是唯一的。
IBM 研究員Roman Pletka 指出:“儘管所有製造商都轉向電荷陷阱單元架構,但我預計傳統浮柵單元在未來仍將發揮不可忽視的作用,特別是對於容量或保留敏感的用例。”
然而,Hynix 表示,儘管採用了摩天大樓式堆疊的創新,但第一代3D NAND 設計仍將外圍電路保留在一側。
最終,3D NAND 供應商將外圍電路移至CTF 下。用SK Hynix 的術語來說,它現在是Periphery Under Cell (PUC) 層。一方面,「4D NAND」比CTF/PUC NAND 更短、更酷。另一方面,這最終是3D NAND 的另一種變體,單位單元面積更小。針對較小佔地面積的類似設計有不同的商標名稱,例如Micron 的CMOS under Array (CuA)。
美光科技在2022 年7 月下旬宣布推出232 層NAND,並已投入生產,因此獲得了吹噓的資本。根據該公司的新聞稿,美光錶示,其232 層NAND 是儲存創新的分水嶺,也是將3D NAND 生產擴展到200 層以上的能力的第一個證明。
美光還聲稱業界最快的NAND I/O 速度為2.4 Gbps,與上一代產品相比,每個晶片的寫入頻寬提高了100%,讀取頻寬提高了75% 以上。此外,232層NAND包含六平面TLC生產NAND,美光錶示這是所有TLC快閃記憶體中每個晶片最多的平面,並且每個平面都具有獨立的讀取能力。
業內分析師認為,這可能是這項公告中最令人印象深刻的部分。由於有六個平面,因此該晶片的表現就像是六個不同的晶片一樣。
![](https://i0.wp.com/static.cnbetacdn.com/article/2024/0512/3e4dcb84f5fe198.webp?w=640&ssl=1)
03
製造:優勢與挑戰
在早幾年的IEEE IEDM 論壇上,三星的Kinam Kim 發表了主題演講,他預測到2030 年將出現1,000 層快閃記憶體。這可能聽起來令人頭暈,但這並不完全是科幻小說。 Imec 儲存記憶體專案總監 Maarten Rosmeulen 表示:「相對NAND 快閃記憶體的歷史趨勢線而言,這一速度已經放緩。」「如果你看看其他公司,例如美光或西部數據,他們在公開聲明中提出的內容,你會發現他們的速度甚至比這還要慢。非常高的投資。
儘管如此,競爭風險仍然足夠高,這些投資是不可避免的。 「前進的主要方式,主要的乘數,是在堆疊中添加更多層,」Rosmeulen 說。 「幾乎沒有空間進行XY 收縮並縮小內存空洞。這很難做到。也許他們會在這裡或那裡擠壓百分之幾,將孔放得更近,孔之間的縫隙更少等等。但這並不是最大的收益所在。
![](https://i0.wp.com/static.cnbetacdn.com/article/2024/0512/d9ac4b7683e96f8.webp?w=640&ssl=1)
圖2:NAND 製造中的3D 步驟
除了整個過程的核心不可避免的問題之外,進一步堆疊似乎是合理的。
「主要挑戰在於蝕刻,因為你必須蝕刻具有非常高深寬比的非常深的孔,」Rosmeulen 說。 「如果你看看上一代的128 層,這大約是一個6、7 或8 微米深的孔,直徑僅為120 奈米左右,具有極高的縱橫比,或者可能更高一點,但並非如此很多。蝕刻技術取得了進步,可以一次性蝕刻更深的孔,但速度不會更快。更多層就不再能夠有效地降低成本。
蝕刻也只是多個步驟之一。 「除了蝕刻之外,您還需要用非常薄的介電層上下均勻地填充這個孔,」Synopsys 的Lin 說。 「通常,由於晶圓的化學性質,沉積幾奈米的層並不容易。在這裡,他們必須一路向下才能填滿。有亞原子層沉積方法,但仍然具有挑戰性。另一個巨大的挑戰是壓力。的溝槽。將如此多的材料相互疊加並切割不同的圖案,這可能會產生全局應力並導致晶圓翹曲,這將使其無法在晶圓廠中進行處理,因為晶圓必須是平坦的。
請記住,蝕刻是穿過不同材料層的。
Objective Analysis 的Handy 表示,三星的解決方案是創建極薄的層。 “這對整個行業很有用,因為每個人都使用幾乎相同的工具來創建這些東西。”
04
結論
2016年,專家指出,由於技術問題,3D NAND可能在300層或接近300層時失去動力。這似乎已被今天的謹慎樂觀所取代。
「[SK Hynix 的238 層之後]我預計未來幾年層數將以大致相同的速度增加,」IBM 的Pletka 表示。 「然而,從技術角度來看,由於高深寬比蝕刻工藝,增加層數面臨挑戰,而且資本支出也面臨挑戰,因為製造晶片的時間隨著層數的增加而增加。這就是為什麼我們將看到新的縮放方向,透過製作更薄的層、橫向縮放(例如更密集地放置垂直孔)以及使用更有效的佈局(例如共享位線和邏輯縮放)(例如,使用分柵架構或儲存更多每單元位數)。
其他人也同意。 Objective Analysis 首席分析師吉姆漢迪(Jim Handy) 表示:「當人們說我們無法超越這麼多層時,這實際上是沒有物理限制的。」 「在半導體領域,總是有人說我們做不到。