台積電董事長劉德音（Dr. Mark Liu）證實，該公司的下一代3nm芯片製造節點，正在按計劃推進之中。作為全球知名的芯片代工製造商，台積電當前正在建設3nm生產線，且有望明年轉入試生產。與5nm製程節點相比，3nm可提供幾乎翻番的邏輯密度，輔以11%的性能提升、或27%的能效改進。

3nm較5nm製程的增益示例（圖via WCCFTech）

台積電高管在早前的國際固態電路會議（ISSCC）演講期間的這番表態，證實了該公司對下一代製造技術的信心。

在滿足當前和未來產品的日益增長需求的同時，即便汽車領域的產品需求有所提升，也不會對整體產能造成太大影響。

需要指出的是，部分媒體誤解了所謂的“3nm 工藝提前”。畢竟在主題為《釋放創新未來》的27 分鐘演講期間，高管並未直言此事，僅在開頭和結尾對3nm 開發進度“順口一提”。

為提升邏輯密度，需要對相關技術展開協同優化，同時也增加了一定的成本。

除了透露3nm 技術的發展正在如期推進且相當順利，劉德音還提供了對3nm 工藝的最新數據、以及對工藝發展的看法。

他指出，到目前為止，台積電已出貨約18 億片基於7nm 工藝節點的芯片。截止2020 年，該公司一直是行業中的領跑者。

得益於極紫外光刻（EUV）技術，台積電能夠實現更高的保真度、縮短週期、並降低工藝的複雜性和缺陷率。

值得一提的是，台積電在5nm 節點的十層掩模工藝中使用了EUV 技術（具體包括線切割、接觸、金屬線圖案），並用單層EUV 取代了早期的多層深紫外（DUV）工藝。

隨後劉德音強調了設計技術的協同優化（DTC），以及該方案在過去幾年中對芯片製造的重要性。對於芯片製造商來說，這使得他們能夠同時使用設計和製造技術來滿足性能要求。

此外DTCO 使得台積電在衡量節點的邏輯密度時超越了固有的縮放指標，比如接觸柵間距和最小金屬間距。

結合有源區上的柵極接觸、單擴散中斷、鰭片減少等特性，還可為3nm 工藝節點帶來1.8 倍於5nm 的邏輯密度。

最後，劉德音披露了公司的未來計劃，包括開發sub-3D 材料和晶圓級單晶六方氮化硼。

兩者的特點是能夠在較低的製造溫度下，轉移至任意襯底上，從而為在三個維度上製造有源邏輯層和存儲層開闢了新的道路。

此外台積電對於低維材料的研究，包包括一維的碳納米管。借助這一晶體通道的關鍵，是開發出一種柵極長度較短的晶體管介電材料。

如上圖所示，研究表明這項技術已有實現的可能。具有高k柵極堆疊能力的新材料，很適合用於製造柵極長度為10nm 的晶體管。

當然，為了達成如此遠大的目標，台積電還需要與芯片行業的所有同行緊密合作，以確保3nm 工藝能夠發展到2 倍於當前的性能。

考慮到該公司正在量產的5nm 順應了這一趨勢，即將面世的3nm 節點也有望遵循這一時間安排。