外媒報導稱，西部數據（WD）和東芝（Toshiba）已經開發出了128層@ 512Gbit容量的3D NAND（又稱TLC）緩存。如果沿續此前的命名習慣，我們可以把它叫做BiCS-5 。因為BiCS-4為96層，BiCS-3為64層。與BiCS-4閃存顆粒相比，新技術額外多出的32層，能夠輕鬆將容量提升1/3、從而大幅降低製造同等容量終端產品的成本。

相關產品有望在2020年末投產，並在2021年實現量產。由富國銀行（Wells Fargo）資深分析師Aaron Rakers搭建的生產模型可知：

假設模具尺寸為66平方毫米、密度為7.8Gb /平方毫米，那西數- 東芝將實現業內最高的NAND密度。換言之，只需上一代85%的晶圓，就能完成當前所需的供應任務。

據悉，BiCS-5採用了陣列下電路（CuA）設計。其中邏輯電路位於芯片的底部，數據層堆疊在它的上方。

Rakers 稱，與非CuA 技術相比，芯片尺寸可縮小15％ 。與96 層的BiCS-4 相比，BiCS-5 可讓模具總體縮小23％ 。

將這部分空間釋放之後，西數和東芝將能夠利用四平面（相較於傳統的雙平面），將顆粒性能提升兩倍。

模具分為四個平面或部分，允許獨立或併行訪問，吞吐量可達132MB/s 。相比之下，三星的110+ 層芯片，只有83MB/s 的吞吐量。

BiCS-5 閃存顆粒能夠在1.2Gb/s 的IO 帶寬下運行，讀取延遲低至45 微秒。

此外，西數使用4KB 頁面來訪問128 層芯片上的數據，而不是行業傳統所限的16KB 標準頁面。

最後，這裡介紹的還只是3D NAND（TLC）的模具。如果升級到每單元4-bit的QLC，還可進一步將單芯容量提升至682Gb 。

據悉，在上月於舊金山舉行的國際固態電路會議上，東芝就已經展示過這項技術。

[via BlockSandFiles ]