記憶體產業以保守著稱，通常傾向於漸進式改進而非革命性變革。 但是，當我們將目光投向本世紀末時，似乎很有可能看到3D 單片堆疊DRAM 的出現。 現在唯一的問題是，它將以何種形式出現，以及何時能夠投入大規模生產。

快閃記憶體透過單片三維處理在容量方面取得了長足進步，而DRAM 在實現類似的三維架構方面也面臨著挑戰​​。 主要障礙是需要足夠大的電荷儲存手段，通常是電容器的形式。

要在單層DRAM 晶片上增加資料儲存量，最直接的方法就是縮小單元尺寸。 然而，傳統DRAM 設計中的垂直電容器會產生很厚的層，導致堆疊困難。 為了解決這個問題，一些努力集中在水平擺放電容器，而另一些則旨在完全消除電容器。

Lam Research 半導體工藝和整合全球高級經理Benjamin Vincent 表示：”DRAM 正在追隨NAND 的腳步，向三維發展，以便在單位面積上構建更多存儲。這對行業來說是件好事，因為它推動了內存技術的發展，而且每平方毫米更多的比特意味著生產成本的降低。

值得注意的是，3D DRAM 可以指兩個不同的概念。 一種是已投入生產的高頻寬記憶體（HBM）。 不過，HBM 是一種堆疊式晶片內存，而不是像3D NAND 快閃記憶體那樣的單晶片。

Synopsys 公司嵌入式記憶體首席產品經理Daryl Seitzer 告訴《半導體工程》，如果在HBM 架構中採用單晶片3D DRAM 晶片，其開發將帶來即時的效果。他說：”當商業上可行的3D DRAM 面世，並且熱管理等晶片堆疊難題得到進一步解決時，這對HBM 提供商來說將是一個好消息，因為它引入了內存密度和能效改進，這將對資料中心和人工智慧應用產生影響。

優化DRAM 單元的一種方法是透過先進的光刻技術縮小特徵尺寸。 布魯爾科技公司業務開發經理丹尼爾-索登（Daniel Soden）表示，為縮小尺寸而採取的最新措施是，在最先進的二維DRAM 中，將EUV 光刻技術與傳統的ArF SADP 和SAQP 工藝相比較。

三星正在開發一種新的單元架構，旨在實現4F2（F 為最小特徵尺寸）的面積效率。 這種設計採用了垂直通道電晶體，並將目前的6F2 電池轉換為4F2。 不過，它需要新材料（包括鐵電材料）和高精度來製造。

另一個有前景的方向是將電容器側放，以創建適合堆疊的較薄層。 Lam Research 提出了實現這一目標的若干想法，包括翻轉電池、滑動位線和採用全柵極(GAA) 電晶體。 “蝕刻和沈積專家可能會對我們的模擬結果感到震驚，”Vincent 說。 “例如，在我們的架構中，臨界尺寸為30 奈米、深度為2 微米的溝槽都可以考慮蝕刻和填充。”

研究人員也正在探索無電容DRAM 設計。 其中一種選擇涉及門控晶閘管，而另一種選擇則採用與快閃記憶體中使用的浮動柵類似的浮動體。 Neo Semiconductor 公司提出了一種商業技術：採用雙柵浮動體單元。 Neo Semiconductor 執行長兼聯合創始人Andy Hsu 表示：”根據模擬，這種機制可以提高感測裕度和資料保留率。”

雖然這些進展前景廣闊，但必須指出的是，3D DRAM 並非指日可待。 目前的所有努力都需要多年的開發和評估，才能獲得商業上的認可。 “新架構總是比實施現有方法更具挑戰性，」索登說。