英特爾、三星和台積電這三家領先的晶片代工廠已開始做出關鍵舉措，為未來幾代晶片技術吸引更多訂單，並為大幅提高性能和縮短客製化設計的交付時間創造了條件。

與過去由單一產業路線圖決定如何進入下一個製程節點不同，這三家世界最大的晶圓代工廠正越來越多地開闢自己的道路。但他們都朝著同一個大方向前進，即採用3D電晶體和封裝、一系列使能和擴展性技術，以及規模更大、更多樣化的生態系統。但是，他們在方法論、架構和第三方支援方面出現了一些關鍵性的差異。

三者的路線圖都顯示，電晶體的擴展將至少持續到18/16/14埃米（1艾米等於0.1nm）的範圍，並可能從奈米片和forksheet FET開始，在未來的某個時間點出現互補FET（CFET）。主要驅動因素是人工智慧（AI）/行動運算以及需要處理的資料量激增，在大多數情況下，這些設計將涉及處理元件陣列，通常具有高度冗餘和同質性，以實現更高的產量。

在其他情況下，這些設計可能包含數十個或數百個Chiplet（小晶片或芯粒），其中一些Chiplet專為特定資料類型而設計，而其他晶片則用於更一般的處理。這些晶片以2.5D配置安裝在基板上，這種方法因簡化高頻寬記憶體（HBM）的整合而在資料中心和行動裝置中獲得了廣泛的應用。行動裝置還包括其他功能，如影像感測器、電源和用於非關鍵功能的附加數位邏輯。這三家代工廠也都在開發全3D-IC產品。此外，還將提供混合選項，即邏輯堆疊在邏輯上並安裝在基板上，但與其他功能分開，以盡量減少熱量等物理影響，這種異構配置被稱為3.5D和5.5D。

快速和大規模定制

與過去相比，最大的變化之一就是能更快地將特定領域的設計推向市場。雖然這聽起來很普通，但對於許多尖端晶片來說，這是激烈競爭所必需的，它要求從根本上改變晶片的設計、製造和封裝方式。要使這項方案奏效，需要標準、創新連結方案和工程學科的組合。而在過去，這些學科之間即使有互動，也很有限。

這有時也被稱為“大規模定制”，包括通常的功率、性能和麵積/成本（PPA/C）權衡，以及快速組裝選項。這就是異構Chiplet的前景，從擴展的角度來看，它標誌著摩爾定律的下一個階段（即集成電路上可容納的電晶體數目翻倍）。十多年來，整個半導體生態系統一直在為這項轉變逐步奠定基礎。

但是，如何讓異構Chiplet（基本上是來自多個供應商和代工廠的加固IP）協同工作，既是一項必要的工程挑戰，也是一項艱鉅的工程挑戰。第一步是以一致的方式將Chiplet連接在一起，以實現可預測的結果，而這正是代工廠花費大量精力的地方，尤其是在通用Chiplet互連（UCIe）和Bunch of Wires（BoW）標準方面。雖然這種連結性是三者的關鍵要求，但也是分歧的主要領域之一。

在全面整合3D-IC之前，英特爾代工廠目前的解決方案是開發業內人士所稱的針對Chiplet的「插槽」。英特爾代工廠不是為商業市場確定每個Chiplet的特性，而是定義規格和接口，這樣Chiplet供應商就可以開發這些功能有限的微型晶片，以滿足這些規格要求。這解決了商業Chiplet市場的一大絆腳石。從資料速度到熱管理和雜訊管理，所有部件都需要協同工作。

英特爾的方案在很大程度上依賴2014年首次推出的嵌入式多晶片互連橋（EMIB）。英特爾技術開發副總裁Lalitha Immaneni說：「EMIB底座真正酷的地方在於，你可以添加任意數量的Chiplet。我們在設計中使用的IP數量沒有限制，也不會增加中間件的尺寸，因此它的成本效益很高，而且與製程無關。我們在裝配時所需的任何輔助材料。

根據設計的不同，封裝中可能會有多個EMIB，並輔以熱界面材料（TIM），以疏導可能滯留在封裝內的熱量。隨著封裝內運算量的增加，以及基板變薄以縮短訊號傳輸距離，熱介面材料變得越來越常見。

但是，基板越薄，散熱效果就越差，這可能導致熱梯度隨工作負荷而變化，因此難以預測。要消除這些熱量，可能需要TIM、額外的散熱器，甚至可能需要微流體等更奇特的冷卻方法。

台積電和三星也提供橋接器。三星在RDL（再分佈層，是添加到集成電路或微晶片中以重新分配電氣連接的金屬層）內部嵌入了橋接器，並將其稱為2.3D或I-Cube ETM。部分整合工作將預先在已知的良好模組中完成，而不是依賴插槽方法。

Arm CEO Rene Haas在最近一次三星代工廠活動的主題演講中說：「將兩個、四個或八個CPU整合到一個系統中，這是非常成熟的客戶知道如何做的事情。但是，如果你想建立一個擁有128個CPU的SoC，並將其連接到神經網路、記憶體結構、與NPU介面的中斷控制器、連接到另一個Chiplet的片外總線，這將是一項艱鉅的工作。在過去的一年半時間裡，我們看到很多人都在建立這些複雜的SoC，希望從我們這裡得到更多。

三星也一直在針對特定市場，建立Chiplet供應商聯盟。最初的概念是由一家公司製造I/O晶片，另一家公司製造互連晶片，第三家公司製造邏輯晶片，當這種做法被證明可行時，再加入其他公司，為客戶提供更多選擇。

台積電已經嘗試了許多不同的方案，包括RDL和非RDL橋接、扇出、2.5D CoWoS（Chip On Wafer On Substrate）和系統整合晶片（SoIC），這是一種3D-IC概念，使用非常短的互連線將Chiplet封裝並堆疊在基板內。事實上，台積電幾乎為每種應用都提供了製程設計套件，並一直積極為高級封裝開發組裝設計套件，包括與之配套的參考設計。

面臨的挑戰是，願意投資這些複雜封裝的代工廠客戶越來越需要非常客製化的解決方案。為了解決這個問題，台積電推出了「3Dblox」新語言，這是一種自上而下的設計方案，融合物理和連接構造，允許在兩者之間應用斷言。這種沙盒方法允許客戶利用任何一種封裝方法，例如InFO、CoWoS和SoIC。這對台積電的商業模式也至關重要，因為該公司是三家代工廠中唯一純粹的晶圓代工廠——儘管英特爾和三星在最近幾個月都獨立了他們的代工業務。

台積電先進技術與掩模工程副總裁Jim Chang在2023年3Dblox首次推出時的一次演講中說：「我們的出發點是模組化概念。我們可以用這種語言語法加上斷言來構建完整的3D-IC堆疊。

Jim Chang說，這是因為實體和連結設計工具之間缺乏一致性。但他補充說，一旦開發出這種方法，就能在不同的設計中重複使用Chiplet，因為大部分特性已經明確定義，而且設計是模組化的。

▲台積電3Dblox方法

三星隨後於2023年12月推出了自己的系統描述語言3DCODE。三星和台積電都聲稱自己的語言是標準，但他們更像是新的代工規則，因為這些語言不太可能在自己的生態系統之外使用。英特爾的2.5D方法不需要新的語言，因為其規則是由插槽規格決定的，這就為Chiplet開發人員縮短了上市時間，並提供了一種更簡單的方法，從而權衡了一些客製化。

Chiplet的挑戰

Chiplet的優勢顯而易見，他們可以在任何合理的工藝節點上獨立設計，這對模擬功能尤其重要。但是，如何將這些元件組合在一起並獲得可預測的結果，一直是一項重大挑戰。事實證明，美國國防高級研究計劃局（DARPA）最初提出的類似樂高積木的架構方案比最初設想的要複雜得多，需要廣泛的生態系統不斷做出巨大的努力才能使其發揮作用。

Chiplet需要精確同步，以便及時處理、儲存和檢索關鍵資料。否則，就會出現時序問題，即一項計算延遲或與其他計算不同步，從而導致延遲和潛在的死鎖。在任務或安全關鍵型應用中，一秒鐘的損失都可能造成嚴重後果。

簡化設計流程是一項極其複雜的工作，尤其是在特定領域的設計中，不能一刀切。所有三家代工廠的目標都是為開發高性能、低功耗晶片的公司提供更多選擇。據估計，目前30%~35%的尖端設計啟動都掌握在Google、Meta、微軟和特斯拉等大型系統公司手中，尖端晶片和封裝設計的經濟性已發生重大變化，PPA/C運算公式和權衡也是如此。

為這些系統公司開發的晶片可能不會進行商業銷售。因此，如果他們能實現更高的每瓦特性能，那麼設計和製造成本就能被更低的冷卻功率和更高的利用率所抵消，從而可能減少伺服器數量。反之，在行動裝置和商品伺服器中銷售的晶片則相反，高昂的開發成本可以透過龐大的銷售量來攤提。採用先進封裝的客製化設計的經濟性對兩者都有效，但原因卻截然不同。

縮小尺寸、提升效能和擴展

我們假定，在這些複雜的Chiplet系統中，會有多種類型的處理器，有些高度專業化，有些則較通用。由於功耗限制，其中僅有一部分處理器可能會在最先進的製程節點上開發。先進的節點仍然可以提供更高的能效，從而在相同的面積上容納更多的晶體管，以提高性能。這對於人工智慧/機器學習（ML）應用至關重要，因為要更快地處理更多數據，就需要在高度並行配置中進行更多的乘法/累加運算。較小的電晶體能提供更高的能效，使每平方毫米矽片能處理更多的數據，但需要改變閘極結構以防止漏電，這就是Forksheet FET和CFET即將問世的原因。

簡而言之，工藝領先仍然具有價值。率先將領先製程推向市場有利於業務發展，但這只是更大難題的一部分。所有三家代工廠都已宣布向埃米級範圍推進的計劃。英特爾計劃今年推出Intel 18A（1.8nm），幾年後再推出Intel 14A（1.4nm）。

▲英特爾路線圖

台積電則將在2027年推出A16（1.6 奈米）。

▲台積電埃米時代的延伸路線圖

三星將在2027年的某個時候透過SF1.4實現14艾米（1.4nm），顯然將跳過18艾米（1.8nm）、16艾米（1.6nm）。

▲三星的製程擴充路線圖

從製程節點的角度來看，所有三家代工廠都處於同一軌道上。但進步不再僅僅與製程節點相關。人們越來越關注特定領域的延遲和每瓦性能，而這正是在真正的3D-IC配置中堆疊邏輯的優勢所在，即使用混合鍵合將Chiplet連接到基板和彼此之間。在平面晶片上透過導線移動電子仍然是最快的（假設訊號不需要從晶片的一端傳輸到另一端），但在其他晶體管上堆疊晶體管是次佳選擇，在某些情況下甚至比平面SoC更好，因為某些垂直訊號路徑可能更短。

在最近的演講中，三星晶圓代工業務開發副總裁兼負責人Taejoong Song展示了一個路線圖，其特點是將邏輯疊加安裝在基板上，將2nm（SF2）晶粒與4nm（SF4X）晶粒組合在一起，兩者都安裝在另一個基板上。這基本上就是2.5D封裝上的3D-IC，也就是前面提到的3.5D或5.5D概念。Taejoong Song表示，晶圓代工廠將從2027年開始在SF2P上堆疊SF1.4。這種方法特別吸引人的地方在於散熱的可能性。由於邏輯與其他功能分離，熱量可以透過基板或五個暴露面中的任何一面從堆疊的晶片中導出。

▲三星的AI 3D-IC架構

同時，英特爾將利用其Foveros Direct 3D技術在邏輯上堆疊邏輯，可以是面對面堆疊，也可以是背對背堆疊。根據英特爾的一份新白皮書，這種方法允許來自不同世代工廠的晶片或晶圓，連接頻寬由銅孔間距決定。白皮書指出，第一版將使用9微米的銅孔間距，而第二代將使用3微米的間距。

▲英特爾fooveros Direct 3D

英特爾的Lalitha Immaneni說：「真正的3D-IC將採用Foveros和混合鍵合技術。你不能再走傳統的設計路線，把它放在一起並進行驗證，然後發現『哎呀，有問題』。不能再走這樣做了，因為這會影響產品的上市時間。 。我想看看連接情況，以免出現開路和短路。

Foveros允許將主動邏輯晶片堆疊在另一個主動或被動晶片上，基礎晶片用於連接36微米間距封裝中的所有晶片。透過利用先進的排序技術，英特爾聲稱可以保證99%的已知良品率，以及97%的組裝後測試良品率。

台積電的CoWoS則已被英偉達和AMD用於人工智慧晶片的高級封裝。 CoWoS本質上是一種2.5D方法，透過矽通孔使用內插器連接SoC和HBM記憶體。該公司的SoIC計畫更為雄心勃勃，將邏輯記憶體和感測器等其他元件一起封裝在生產線前端的3D-IC中。這可以大大縮短多層、多尺寸和多功能的組裝時間。台積電聲稱，與其他3D-IC方法相比，其鍵結方案可實現更快、更短的連接。一份報告稱，蘋果將從明年開始使用台積電的SoIC技術，而AMD也將擴大這種方法的使用範圍。

其他創新

工藝和封裝技術的到位為更廣泛的競爭選擇打開了大門。與過去由大型晶片製造商、設備供應商和EDA公司確定晶片路線圖的情況不同，Chiplet世界為終端客戶提供了做出這些決定的工具。這在很大程度上要歸功於封裝所能容納的功能數量與SoC的網孔限制所能容納的功能數量之比。封裝可以根據需要進行水平或垂直擴展，在某些情況下，僅透過垂直平面規劃就能提高效能。

但是，考慮到雲端運算和邊緣技術的巨大商機，特別是人工智慧在各地的推廣，三大代工廠及其生態系統正在競相開發新的功能和功能。在某些情況下，這需要利用他們已有的技術。在其他情況下，則需要全新的技術。

例如，三星已經開始詳細介紹有關客製化HBM的計劃，其中包括3D DRAM堆疊及其下的可配置邏輯層。這是第二次採用這種方法。早在2011年，三星和美光就共同開發了混合記憶體立方體（HMC），將DRAM堆疊封裝在一層邏輯層上。在JEDEC將HBM變成標準後，HBM贏得了這場戰爭，而HMC則基本上消失了。但是，HMC方法除了時機不對之外，並沒有其他問題。

在新形式下，三星計劃提供客製化的HBM作為選項。記憶體是決定效能的關鍵因素之一，在記憶體和處理器之間更快地讀寫和來回移動資料的能力會對效能和功耗產生很大影響。如果記憶體的大小適合特定的工作負載或資料類型，而且部分處理工作可以在記憶體模組內完成，從而減少需要移動的數據，那麼這些數據就會大大提高。

同時，英特爾正在研究一種更好的方法，為密集的電晶體提供電源，隨著電晶體密度和金屬層數的增加，這將是一個長期存在的問題。過去，電源是從晶片頂部向下輸送的，但在最先進的節點上出現了兩個問題。其一是如何為每個電晶體提供足夠的功率。其二是噪聲，噪聲可能來自電源、基板或電磁幹擾。噪音需要屏蔽，但由於電介質和電線越來越薄，這在每個新節點上都變得更加困難。如果沒有適當的屏蔽，雜訊會影響訊號完整性。

透過晶片背面供電可最大限度地減少此類問題，並減少佈線擁塞。但這也增加了其他挑戰，包括如何在不破壞結構的情況下在更薄的基板上鑽孔。英特爾顯然已經解決了這些問題，並計劃今年提供PowerVia背面供電方案。

台積電錶示，計畫於2026/2027年在A16製程提供背面供電。三星的計劃也大致相同，將在SF2Z（2nm）製程中實現。

英特爾也宣布了玻璃基板計劃，玻璃基板比CMOS具有更好的平面度和更低的缺陷率。這在先進節點上尤其重要，因為即使是奈米級的凹坑也會造成問題。與背面供電一樣，玻璃基板的處理問題也層出不窮。好的一面是，玻璃的熱膨脹係數與矽相同，因此它與矽元件（如Chiplet）的膨脹和收縮相容。經過多年的觀望，玻璃突然變得非常有吸引力。事實上，台積電和三星都在研究玻璃基板，整個產業開始使用玻璃進行設計、處理玻璃而不使其破裂，並對玻璃進行檢測。

同時，台積電非常重視生態系的建置與製程產品的拓展。許多業內人士表示，台積電的真正優勢在於能夠為幾乎任何製程或封裝提供製程開發套件。據報道，台積電生產了全球約90%的最先進晶片，在先進封裝方面的經驗也是所有代工廠中最豐富的，而且擁有最大、最廣泛的生態系統，這一點非常重要。

該生態系統至關重要。晶片產業是如此複雜多變，沒有一家公司能做到面面俱到。未來的問題將是這些生態系統的真正完整程度，尤其是在製程數量持續成長的情況下。例如，電子設計自動化（EDA）供應商是必不可少的推動者，任何製程或封裝方法要想成功，設計團隊都需要自動化。但是，製程和封裝選項越多，EDA供應商就越難支援每一個增量變更或改進，而且從發佈到交付之間的延遲時間也可能越長。

結論

考慮到最近的供應鏈問題和地緣政治，美國和歐洲認為，需要重新進行「離岸生產」和「友岸外包」。對半導體工廠、設備、工具和研究的投資是前所未有的。這對三家最大的代工廠有何影響還有待觀察，但這無疑為共封裝光學（CPO）、大量新材料和低溫計算等新技術提供了一些動力。

所有這些變化對市場佔有率的影響越來越難以追蹤。這已不再是哪家代工廠以最小的製程節點生產晶片的問題，甚至不再是晶片出貨量的問題。一個先進的封裝可能有幾十個Chiplet。真正的關鍵是能否快速、有效率地提供對客戶至關重要的解決方案。在某些情況下，驅動因素是每瓦性能，而在其他情況下，則可能是時間結果，功率是次要考慮因素。還有一些情況下，可能是多種功能的組合，而只有其中一家領先的代工廠才能提供足夠數量的這些功能。但顯而易見的是，代工廠的競爭比以往任何時候都要複雜得多，而且變得越來越複雜。在這個高度複雜的世界裡，簡單的比較標準已不再適用。