台積電23 日舉辦技術論壇，台積電業務開發資深副總裁張曉強分享台積電目前最新技術，包括先進邏輯製程技術、先進封裝、未來電晶體架構CFET，及矽光子或最新解決方案等。本報也簡單整理論壇重點，讓讀者一次了解台積電最新進度。

本文依序介紹：

先進製程相關技術：N3 家族／N2 製程／NanoFlex／A16／超級電軌／CFET

先進封裝相關技術：SoW / 3DFabric / SoIC (&Hybrid bonding) / CoWoS/InFo

特殊製程相關技術：矽光子

先進製程

1、N3 家族

N3E 去年第四季進入量產，至於今年下半年準備量產的N3P，良率表現接近N3E，目前已客戶產品設計定案（tape-out）。台積電指出，由於N3P 在效能、功耗、面積（PPA）表現更優異，大多數3 奈米產品都將採用N3P 製程技術，未來可看到更多高階產品進入3 奈米時代。

產能部分，受惠HPC、手機需求，台積電今年3 奈米產能比去年增加三倍多，其實還不夠，還在努力滿足客戶需求。

2、N2 流程

N2 製程採用奈米片（Nanosheet）電晶體，提供更優異能源效率。目前2 奈米技術進展順利，奈米晶片轉換表現達到目標90%、轉換成良率也超過80%，預計2025 年量產。

未來會有更多N2 家族出現，包括N2P、N2X 等應用程式。

3、NanoFlex

台積電N2 技術將搭配NanoFlex，在設計技術協同優化有新的突破。 NanoFlex 為晶片設計人員提供靈活的2奈米標準元件，這是晶片設計的基本建構模組，高度較低的元件能節省面積，並擁有更高功耗效率；高度較高的元件則將效能最大化。

過去設計很難把不同高度的元件整合在一起，而台積電最新技術能幫助客戶在相同的設計區塊中優化高低元件組合，可提升15%的速度，進而在應用的功耗、效能及面積（ PPA）之間取得最佳平衡。

4、A16

A16 技術將使用下一代奈米片技術結合超級電軌（Super Power Rail）架構，預計2026 年下半年量產。這次會採用不同佈線，台積電認為這是高效能運算（HPC）產品的最佳解決方案。

相較於N2P 製程，使用超級電軌的A16 在相同Vdd（工作電壓）下，運算速度增加8~10%，在相同速度下，功耗降低15~20%，晶片密度提升高達1.10X。

5.超級電軌

隨著晶片堆疊層數越來越多，供電逐漸成為問題，因為需要穿越10 到20 層堆疊才能為下方的晶體管提供電力和數據信號號，且互連線和電源線共存的線路層架構也逐漸混亂，加上傳統過程涉及打洞，會消耗掉晶體管面積，因此背面供電技術變得越來越重要。

台積電的「超電軌」將供電網路移到晶圓背面，使晶圓正面釋放更多訊號網路的佈局空間，提升邏輯密度與效能，另改善功率傳輸，大幅減少IR 壓降。台積電也表示，這項技術是業界首創，保留閘極密度與元件寬度的彈性。

6、CFET

電晶體架構從平面式（planer）發展到FinFET，再轉至奈米片架構，下一個製程之一是「互補式場效電晶體」（CFET），即將nFET 和pFET 垂直堆疊。

這項技術將矽（Si）和鍺（Ge）等不同材料從上下方堆疊，使p 型和n 型的場效電晶體更靠近。透過這種疊加方式，CFET 消除n to p 分開的瓶頸，將運作單元活動區域（cell active area）面積減少2 倍。

台積電指出這項技術可大幅改善零組件電流，使CFET 密度提升1.5~2 倍。目前台積電已成功驗證在晶圓上，可把nFET 和pFET 放在電晶體上。

張曉強過去也在ISSCC 2024 分享台積電實驗室成功做出的CFET 架構，當時他表示「這是在實驗室做出來真正的整合元件，可以看到曲線多麼漂亮（下圖左），這在推動晶體管架構的創新上是一大里程碑」。

先進封裝

1、SoW（系統級整合技術）

SoW 採用台積電InFO 和CoWoS 封裝技術，以整個晶圓將邏輯裸晶（Logic Die）和HBM 記憶體整合起來。台積電希望不只是Chip Level，希望透過System level 讓效能、速度等面向都有所提升。

目前採用InFO 技術的系統級晶圓已量產，計畫開發並推出採CoWoS 技術的系統級晶圓，整合SoC 或SoIC、HBM 及其他元件，預計2027 年量產。目標用於AI、HPC 領域，擴充下一代資料中心所需的運算能力。

2、3DFabric

台積電3DFabric 技術家族包含SoIC、CoWoS、InFO 三大平台，包括2D 和3D 前端和後端互連技術。

3、SoIC

SoIC 平台用於3D 矽晶片堆疊，並提供SoIC-P（Bumped）和SoIC-X（Bumpless） 兩種堆疊方案。 SoIC-P 是微凸塊堆疊解決方案，適用行動應用等講求成本效益的應用。

另一個SoIC-X 解決方式採Hybrid Bonding（混合鍵結），適合HPC、AI 領域，此解決方案好處是接點間距（Pitch）可做到幾微米（µm），增加兩個晶片間的互連接口（interconnect interface），使互聯密度達到新的層級。

張曉強指出，台積電目前Hybrid Bonding 的鍵結間距（Bond pitch）密度目前可做到6 微米，未來可到2~3 微米；同時推進微凸塊（Micron Bump）技術，目前在30 幾個微米，未來目標是降到十幾個微米。

台積電透露，目前看到客戶對於SoIC-X 技術需求逐漸增加，預計到2026 年底將會有30 個客戶設計定案。

4、CoWoS / InFO

CoWoS 包括CoWoS-S、CoWoS-L 和CoWoS-R，主要是根據中介層材質不同，成本也不同。 CoWoS-S 中介層是採用矽（Sillicon），CoWoS-L 使用LSI（本地矽互連），CoWoS-R 中介層使用RDL 佈線來連接小晶片。

根據產品需求，SoIC 晶片可與CoWoS 或InFO 整合。目前第一個採用SoIC-X 和CoWoS 技術的是AMD 的MI300A / MI300 X。

台積電和NVIDIA 合作推出的Blackwell AI 加速器，採用CoWoS-L 技術，為2 個採用5 奈米製程的SoC 和8 個HBM 堆疊整合在一個模組。

此外，台積電CoWoS 技術可將先進的SoC / SoIC 與HBM 進行整合，滿足市面上AI 晶片的嚴苛要求。台積目前SoIC 已透過CoWoS-S 量產出貨，併計畫開發一種8 倍光罩尺寸的SoIC 晶片（採A16 製程）和12 個高頻寬記憶體堆疊的CoWoS 解決方案（下圖的中下） ，預計2027 年開始量產。

矽光子

張曉強指出，矽光子主要有兩個部分，其一為光子部分，如光波導等，不需要非常高的製程，65 奈米製程即可；另一個是電的部分，電光要進行轉換，電必須越來越快，因此需要7 奈米、甚至5 奈米先進製程加入。

矽光子佈局，台積電正在研發COUPE（緊湊型通用光子引擎），將電子裸晶（EIC）透過SoIC-X 的3D堆疊技術，堆疊在光子裸晶（PIC）上，使功耗帶來巨大改進，疊起來後面積也會縮小。相較傳統堆疊，這種方式能使裸晶對裸晶界面有最低電阻及更高能源效率。

值得注意的是，透過SoIC-X 的銅對銅（Cu-Cu）Hybrid Bonding，可實現超高速RF 射頻訊號號。

張曉強解釋，之後COUPE（即光子引擎）會再與運算晶片（Compute Die）整合起來，也需要很多纜線進來接上，因此3D 堆疊技術相當重要。

台積電計畫2025 年完成小型插拔式連接器的COUPE 驗證，於2026 年整合到共同封裝光學元件（CPO）的CoWoS 封裝基板，使EIC/PIC/交換器在封裝層高度整合，這有助於降低2 倍功耗、延遲降低10倍。

此外，台積電也打算將COUPE 整合進CoWoS 中介層中，進而將耗電量再降低5 倍、延遲再降低2 倍。目前COUPE 產品主要適用於HPC 領域或資料中心。

來源：半導體產業觀察