1958年9月12日，傑克·基爾比(Jack S.Kilby，1923-2005）發明了人類歷史上第一塊集成電路，吹響了人類進入“矽時代”的角。1965年5月，仙童半導體（Fairchild Semiconductor）和英特爾（Intel）的聯合創始人之一戈登·摩爾（Gordon Moore, 1929-2023）發表了一篇題為“Cramming more components onto integrated circuits”的論文。

一、何為摩爾定律

在這篇論文中，Moore預測：芯片上的晶體管數量大約每兩年翻一番。這就是著名的摩爾定律。

摩爾定律被提出。文獻來源： Electronics, pp. 114–117, April 19, 1965.

簡單來說，摩爾定律指的是不變的價格下，芯片上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。這一定律並不是一個真實的物理定律，卻一直被芯片工業界奉為金科玉律。

輝煌60多年的摩爾定律。圖源：Cadence

二、摩爾定律對芯片行業的影響

直到今天，摩爾定律仍然適用，深刻改變了人類的生產生活方式。尤其是，晶體管的持續縮微，為GPU等人工智能硬件提供強大的數據處理能力，實現了更具變革性的人工智能應用。

當前，人們通常用PPAC四個維度來衡量芯片技術的進步，即功率（Power）、性能（Performance）、面積（Area）和成本（Cost）。簡單來說，芯片工程師一直在追求更低的功耗、更好的性能，更小的面積和更低的成本。比如，2022年6月30日，韓國三星電子公司正式官宣，開始大規模生產3nm芯片，採用最先進的EUV光刻技術和GAA（Gate-all-around，納米環柵）晶體管技術。這也使得三星電子公司搶先中國台積電公司成為了全球首家量產3nm的芯片代工企業。

韓國三星官宣3nm芯片量產。圖源：三星電子

根據三星官方公佈的聲明顯示，基於其第一代的3nm GAA工藝的芯片與傳統的5nm工藝芯片相比，功耗降低了45%，性能提高了23%，面積可減少16%。

面對中國台積電、韓國三星咄咄逼人的3nm芯片量產技術的進步。英特爾公司一改其從前的芯片節點命名規則。計劃於2025 年推出名為Clearwater Forest 的第二代E-Core 至強處理器，並將採用英特爾1.8nm 工藝節點，號稱可以實現晶體管和芯片性能的又一次重大飛躍。

英特爾公司的芯片技術路線圖。圖源: 英特爾公司

實際上，所謂的3nm芯片、1.8nm芯片，更多的是數字命名遊戲。從45nm以下工藝開始，晶體管的真實柵極長度和節點工藝的命名規則，並不是一一對應關係。比如，英特爾的10nm技術等同於台積電7nm技術。現在所說14nm，7nm其實真實柵極長度並不是14nm，7nm。

IBM研發的全球首款2nm芯片。圖源：IBM公司

摩爾定律現在已經是百尺竿頭，逼近極限了，這是不爭的事實。一個明顯的例子是隨著芯片技術的進步，芯片成本在28nm節點後不再下降，而是逐步上升了。

具體來說，當芯片進入14nm節點，芯片工業界迎來了後摩爾時代，摩爾定律的繼續發展面臨四堵牆！存儲牆、面積牆、功耗牆和功能牆。這四堵牆制約了芯片技術的摩爾定律步伐。

三、存儲牆

處理器的峰值算力每兩年增長3.1倍，而動態存儲器的帶寬每兩年增長1.4倍，存儲器的發展速度遠落後於處理器， 相差1.7倍。CPU時鐘速率與片外內存和磁盤驅動器I/O速率之間的差距越來越大。比如，動態隨機存儲器DRAM，英文全稱為Dynamic Random Access Memory，是芯片領域“最大宗單一產品”， 精密工業製造的皇冠之一，被喻為連接中央處理器（CPU）的“數據高速公路”。其功能是暫存正在運行的各種程序和數據，是一種易失性存儲器，即斷電後數據就丟失。DRAM由於其較差的可擴展性和極高的設計成本敏感性（每比特成本），其發展相對較慢，在10nm技術節點就遭遇了天花板。

存儲牆導致訪存時延高，效率低，存儲器的數據訪問速度跟不上處理器的數據處理速度，存算性能失配。為了打破存儲牆，已經提出了大量的研究工作來優化DRAM架構，提出了存內計算和近存計算兩種技術途徑，以便在性能、功率和麵積開銷之間實現更好的權衡。

存儲牆：存儲器速度遠低於CPU速度。圖源:Bing

但是，目前看來，打破存儲牆，擺脫存儲和運算分離的馮諾依曼架構，仍然沒有很好的解決方案。

四、面積牆

EUV 掩模（又稱光罩）面積為104mm×132 mm。圖源：news.mynavi.jp

毫無疑問，增大芯片面積可以集成更多的晶體管數量，從而提升芯片的性能。但是，即使是目前最先進的EUV光刻機，其掩模面積為104mm×132 mm，光刻到矽片上，單個芯片的最大面積是858 mm²。這個最大面積正在逼近極限。比如，英偉達公司的A100 GPU芯片，單個芯片面積已經達到826 mm²，擁有540億個晶體管。

為了打破面積牆，已經提出了大量的研究工作。提出了拼接曝光、芯片間連接技術（Cross-die Wires）等。但是，如何在在性能、功率和麵積開銷之間實現更好的權衡，仍然是一個難題。

五、功耗牆

晶體管數量翻倍導致性能翻倍背後，有個巨大的隱患就是急劇攀升的功耗。隨著處理器頻率的增加，芯片消耗的電能指數級增長。

作為芯片的基石，晶體管柵極的開關速度和開啟/關斷的閾值電壓，決定了芯片工作的頻率，速度和功耗等。芯片技術節點越進步，柵極長度越小，溝道相應變小。溝道越小，更容易漏電，如此狹小的面積內，任何電流經過都不可避免帶來發熱，即損耗變大，同時發熱量也越大。

近年來單個GPU和CPU的熱設計功耗逐年增大，2024年單個GPU的熱設計功耗將突破千瓦級。由多個GPU芯片和高帶寬存儲器陣列組成的系統，熱設計功耗可能突破萬瓦級。

功耗牆：熱設計功耗正在不斷增長。圖源:英特爾

如不採用冷卻手段調控，芯片功率密度將達到太陽表面的溫度（5500℃）！恐怖吧？

六、功能牆

單一襯底可實現的功能有限，芯片面積和數量大幅度提升導致整個系統的集成度難以進一步提高。

為突破功能牆，需要發展多芯片異質集成技術，尤其是Chiplet(小芯粒)。比如，將不同襯底材料的芯片進行系統集成。充分發揮化合物半導體和矽集成電路的各自優勢，實現多材料體系的融合和多工藝體系的運用，建立從芯片到系統的技術橋樑，實現了系統功能的快速提升，將傳感、存儲、計算、通信等不同功能的元器件集成在一起，實現電、磁、熱、力等多物理場的有效融合。

功能融合的技術途徑。圖源：IRDS

總之，後摩爾時代，存算分離的傳統馮諾依曼架構帶來了存儲牆，導致存算性能失配；EUV光刻機的曝光面積帶來了面積牆，導致單個芯片的面積增加遭遇困難，芯片良率急劇降低；晶體管架構帶來了功耗牆，導致功耗高、供電和散熱複雜；單一襯底帶來了功能牆，導致單一芯片可實現的功能有限。

七、芯光社專家觀點

即使到2025年，ASML推出新一代的EUV光刻機，其分辨率也不過是8nm! 分辨率達到7nm的EUV光刻機目前還沒有問世，未來10年之內也很難面世。所謂的7nm、5nm、3nm、2nm、1 nm芯片，是一種指標等效結果，和物理情況沒有直接關聯。實際上都可以理解為14nm++++芯片。

離開成本談芯片性能，大體上等於耍流氓。除了四堵牆之外，更為困難的是成本。不斷增加的芯片製造成本已經嚴重偏離了原有的摩爾定律內涵。四堵牆+不斷攀升的成本，日益成為全球芯片工程師的噩夢，也給東方大國帶來了芯片追趕的新機遇。