Chiplet 技術的出現是產業鏈在生產效率優化需求下的必然選擇，其技術核心在於實現芯片間的高速互聯，因此UCIe 在具體的封裝方式上未對成員做出嚴格限制，產業內也分化出了兩個陣營。晶圓廠陣營以大面積矽中介層實現互聯爲主，可提供更高速的連接和更好的拓展性；而封裝廠陣營則努力減少矽片加工需求，提出更有廉價、更有性價比的方案；

晶圓廠和封裝廠都謀求在Chiplet 時代獲得更高的產業鏈價值佔比。國內，長電科技推出TSV-less 的先進封裝方案XDFOI，引領產業發展；通富微電通過其優秀的晶圓級封裝能力，綁定AMD 實現高速成長。

來源長江證券《Chiplet 技術：先進封裝，誰主沉浮》

作者：楊洋鐘智鏵 韓字傑

01. Chiplet 芯片異構在製造層面效率優化

實際上，Chiplet 最初的概念原型出自Gordon Moore 1965 年的論文《Cramming more components onto integrated circuits》；Gordon Moore 在本文中不僅提出了著名的摩爾定律，同時也指出“用較小的功能構建大型系統更為經濟，這些功能是單獨封裝和相互連接的”。

2015 年，Marvell 周秀文博士在ISSCC 會議上提出MoChi（Modular Chip，模塊化芯片）概念，為Chiplet 的出現埋下伏筆。我們認為，現代信息技術產業的發展不是探索未知的過程，而是需求驅動技術升級，Chiplet 技術的出現是產業鏈在生產效率優化需求下的必然選擇。

計算機能夠根據一系列指令指示並且自動執行任意算術或邏輯操作串行的設備。日常生活中，我們所使用的任何電子系統都可以看作一個計算機，如：電腦、手機、平板乃至微波爐、遙控器等都包含了計算機系統作為核心控制設備。

Chiplet 出現離不開兩個大的趨勢：

1）計算機系統的異構、集成程度越來越高

為了便於理解產業界為何一定要選擇Chiplet，本報告從計算機體系結構的角度出發，本報告將首先理清計算機體系結構的一個重要發展思路—— 異構計算。如同現代經濟系統一樣，現代經濟系統為了追求更高的產出效率，產生了極為龐大且複雜的產業分工體系，計算機系統的再分工就是異構計算。

GPU、DPU 的出現就是為了彌補CPU 在圖形計算、數據處理等方面的不足，讓CPU 能夠專注於邏輯的判斷與執行，這就是計算機系統（System）。精細化的分工也使得整個體系變得龐大，小型計算設備中只能將不同的芯片集成到一顆芯片上，組成了SoC（System on Chip）。

▲ SoC 的概念（System on Chip）

伴隨著計算機在人類現代生活中承擔越來越多的處理工作，計算機體系結構的異構趨勢會愈發明顯，需要的芯片面積也會越來越大，同時也需要如電源管理IC 等芯片與邏輯芯片異質集成，而SoC 作為一顆單獨的芯片，其面積和加工方式卻是受限的，所以SoC 並不是異構的終極解決方案。

2）芯片間的數據通路帶寬、延遲問題得到了產業界的解決

芯片的工作是執行指令，處理數據，芯片間的互聯需要巨大的帶寬和超低的延時。既然單顆芯片的面積不能無限增加，將一顆芯片拆解為多顆芯片，分開製造再封裝到一起是一個很自然的想法。芯片間的互聯需要構建強大的數據通路，即超高的頻率、超大的帶寬、超低的延時，以台積電CoWoS 技術為代表的先進封裝技術也使之得到了解決。

▲ 基於先進封裝的HBM2 為芯片提供307GB / s 的高速帶寬

2022 年3 月，蘋果公司發布了M1 Ultra 芯片，其採用了UltraFusion 封裝架構，通過兩枚M1 Max 晶粒的內部互連。架構上，M1 Ultra 採用了20 核中央處理器，由16 個高性能核心和4 個高能效核心組成。與市面上功耗範圍相近的16 核CPU 芯片相比，M1Ultra 的性能高出90%。兩顆M1 Max 的高速互聯是蘋果芯片實現領先的關鍵，蘋果的UltraFusion 架構利用矽中介層來連接多枚芯片，可同時傳輸超過10,000 個信號，從而實現高達2.5TB / s 低延遲處理器互聯帶寬。

▲ 歷代M1 芯片內部結構圖，M1 Ultra 為兩枚M1 Max 拼接而成

AMD 為緩解“存儲牆”問題，在其Zen 3 架構的銳龍7 5800X3D 台式處理器率先採用3D 堆疊L3 高速緩存，使CPU 可訪問高達96MB L3 級高速緩存，大幅提升芯片運算效率。

▲AMD Zen 3 小芯片

3）異構集成+ 高速互聯塑造了Chiplet 這一芯片屆的里程碑

綜上，Chiplet 本身並非技術突破，而是多項技術迭代進步所共同塑造的里程碑，芯片龍頭企業仍擁有話語權；因此，Chiplet 技術短期內並不會給行業帶來太多直接的影響和變化，但長期來看必將改變全球集成電路行業生態。同時，由於Chiplet 在設計、製造、 封裝等多個環節具備成熟的技術支撐，其推進也將十分迅速。

▲ Chiplet 是PCB 的集成縮小，SoC 的解構放大

技術服務於需求，Chiplet 的出現，緩解了算力對晶體管數量的依賴與晶圓製造端瓶頸的矛盾。如前文所言，導致Chiplet 技術出現的需求決定了它對行業產生的影響大小。隨著現代數據處理任務對算力需求的不斷提高，本質上，算力提升的核心是晶體管數量的增加。

作為英特爾的創始人之一，Gordon Moore 在最初的模型中就指明，無論是從技術的角度還是成本的角度來看，單一芯片上的晶體管數量不能無限增加；因此，業內在致力於提升晶體管密度的同時，也在嘗試其他軟硬件方式來提高芯片運行效率，如：異構計算、分佈式運算等等。

▲ 晶體管器件生產單價與但芯片晶體管數量的關係

Chiplet 是異構計算的延申，主要解決了芯片製造層面的效率問題。隨著製程縮進，芯

片製造方面出現了兩個大的瓶頸：1）28nm 以後，高製程芯片的晶體管性價比不再提升；2）芯片設計費用大幅增長，先進製程芯片設計的沉沒成本高到不可接受。

▲ 各製程每百萬顆芯片製造成本，28nm 節點以後不再降低

▲ 先進製程芯片設計成本快速上升（百萬美元）

關於Chiplet 如何提高設計、生產環節的效率，以及對EDA、IC 設計等行業的影響：

（1）基於小芯片的面積優勢，Chiplet 可以大幅提高大型芯片的良率、提升晶圓面積利用效率，降低成本；

（2）基於芯片組成的靈活性，將SoC 進行Chiplet 化之後，不同的核心/ 芯粒可以選擇合適的工藝製程分開製造，然後再通過先進封裝技術進行封裝，不需要全部都採用先進的製程在一塊晶圓上進行一體化製造，這樣可以極大的降低芯片的製造成本；

（3）基於小芯片IP 的複用性和已驗證特性，將大規模的SoC 按照不同的功能模塊分解為模塊化的芯粒，減少重複的設計和驗證環節，可以降低設計的複雜度和設計成本，提高產品迭代速度。

▲ 與32 核心SoC 相比，Chiplet 可大幅降低芯片製造成本

儘管在總的製造成本上有所優化，但由於先進封裝在Chiplet 製造過程中扮演了更加重要的角色，因此封測企業或將在Chiplet 趨勢下深度受益。Chiplet 封裝領域，目前呈現出百花齊放的局面。Chiplet 的核心是實現芯片間的高速互聯，同時兼顧多芯片互聯後的重新佈線。因此，UCIe 聯盟在具體的封裝方式上未對成員做出嚴格限制，根據UCIe 聯盟發布的Chiplet 白皮書，UCIe 聯盟支持了市面上主流的四種封裝方式，分別為：

1） 標準封裝：將芯片間的金屬連線埋入封裝基板中。2） 利用矽橋連接芯片，並將矽橋嵌入封裝基板中，如：英特爾EMIB 方案。3） 使用矽中介層（Si Interposer）連接芯片並進行重新佈線，再將矽中介層封裝到基板上，如：台積電CoWoS 方案。4） 使用扇出型中介層進行重佈線，僅在芯片連接處使用矽橋連接，如：日月光FOCoS-B 方案。

▲ UCIe 聯盟所推薦的4 種Chiplet 封裝方式

目前而言，台積電憑藉其在晶圓代工領域的優勢，其CoWoS 技術平台已服務多家客戶，也迭代了多個批次，初具雛形：台積電CoWoS 平台的核心在於矽中介層，其生產主要通過在矽片上刻蝕TSV 通孔實現，技術難點主要實現高深寬比的通孔和高密度引腳的對齊。Die 與Interposer 生產好之後，交由封裝廠進行封裝。

Chiplet 在封裝層面的技術核心是作為芯片間的互聯，其能夠實現的芯片間數據傳輸速度、延遲是技術競爭力的關鍵，同時方案的穩定性、普適性也將深刻影響其長期的發展空間。

02. 全球格局兩大陣營，群雄逐鹿

實現Chiplet 所依靠的先進封裝技術在產業鏈內仍然未實現統一，主要分為晶圓廠陣營和封裝廠陣營：晶圓廠陣營以矽片加工實現互聯爲主，可提供更高速的連接和更好的拓展性；封裝廠陣營則努力減少矽片加工需求，提出更有廉價、更有性價比的方案。

台積電：整合3DFabric 平台，實現豐富拓撲結構組合。在2.5D 和3D 先進封裝技術方面，台積電已將2.5D 和3D 先進封裝相關技術整合為“3DFabric”平台，由客戶自由選配，前段技術包含3D 的整合芯片系統（SoIC InFO-3D），後段組裝測試相關技術包含2D / 2.5D 的整合型扇出（InFO）以及2.5D 的CoWoS 系列家族。

▲ 台積電3DFabric 平台

2.5D 方面，台積電提供包含CoWoS 及InFO 兩種大方案。其中，CoWoS 包含CoWoS- S、CoWoS-R 及CoWoS-L 三種封裝方式。

CoWoS-S 採用矽中介層，利用矽片作為中介層連接小芯片。與其他方案相比，大面積矽片作為中介層的方案可提供更高密度的芯片互聯，但價格上也更貴。

▲ 台積電CoWoS-S 架構

CoWoS-R 使用有機轉接板以降低成本，其封裝方案與部分封測廠提供的方式一致，有機轉接板可實現的互聯密度更低。

CoWoS-L 使用插入有機轉接板中的小矽“橋”，僅在芯片互聯部分使用矽片，用於相鄰芯片邊緣之間的高密度互連。這種實現互聯方式在成本和性能上處於CoWoS-R 和CoWoS-S 之間。

InFO 方面，台積電在臨時載體上精確（面朝下）放置後，芯片被封裝在環氧樹脂“晶圓”中，再分佈互連層被添加到重建的晶圓表面，將封裝凸塊直接連接到再分配層，主要包括InFO_PoP（主要用於移動平台）、InFO_oS（主要用於HPC 客戶）及InFO_B（InFO_PoP 的替代方案）三種拓撲。

▲ 台積電InFO_PoP 及InFO_B（bottom only）架構

▲ 台積電InFO_OS 架構

台積電更先進的垂直芯片堆疊3D 拓撲封裝系列被稱為“系統級集成芯片”（SoIC），利用芯片之間的直接銅鍵合，具有更小間距。

▲ 台積電3D 芯片堆疊SoIC

三星：3D IC 封裝方案強化Chiplet 代工產業佈局。三星由1990 年起開啟封裝技術研發，目前通過SiP 實現高端封裝技術演進，主要技術趨勢匯總如下圖。

▲ 三星電子封裝佈局歷史沿革

2020 年8 月，三星公佈了X Cube 3D 封裝技術（全稱為extended cube，意為拓展立方體）。在芯片互連方面，使用了成熟的矽通孔TSV 工藝。目前X Cube 已經能把SRAM 芯片堆疊在三星生產的7nm EUV 工藝的邏輯芯片上，這樣可以更易於擴展SRAM 的容量，同時也縮短了信號連接距離，以提升數據傳輸的速度和提高能效。此後發布I-Cube 將一個或多個邏輯die 和多個HBM die 水平放置在矽中介層，進行異構集成。

▲ 三星電子3D IC 解決方案

日月光：FOCoS 方案力爭減矽，降低成本。日月光的FOCoS 提供了一種用於實現小芯片集成的矽橋技術，稱為FOCoS-B（橋），它利用帶有路由層的微小矽片作為小芯片之間的封裝內互連，例如圖形計算芯片(GPU) 和高帶寬內存(HBM)。矽橋嵌入在扇出RDL 層中，是一種可以不使用矽中介層的2.5D 封裝方案。

FOCoS 的矽橋在封裝中提供超細間距互連，可以解決系統中的內存帶寬瓶頸挑戰。與使用矽中介層的2.5D 封裝相比，FOCoS-B 的優勢在於只需要將兩個小芯片連接在一起的區域使用矽片，可大幅降低成本。

▲ 日月光FOCoS 解決方案

Amkor：深度佈局TSV-less 工藝。Amkor 方面，公司2015 年推出SLIM 及SWIFT 解決方案；且持續進行技術佈局，具備2.5D / 3D TSV 封裝能力。

▲ Amkor SLIM / SWIFT 解決方案

TSV-less 工藝可被用於建立先進3D 結構。SLIM 及SWIFT 方案均採用TSV-less 工藝，簡化了2.5D TSV 矽中介層運用時PECVD 及CMP 工序。

以SWIFT（Silicon Wafer Integrated Fan-Out Technology）方案為例，方案採用RDL first 技術，RDL 線寬線距能力≤2um，μbump pitch 40um，SWIFT 封裝可實現多芯片集成的3D POP 封裝以及無需TSV（TSV-Less）具有成本優勢的HDFO 高密度扇出型封裝，適用於高性能CPU / GPU，FPGA，Mobile AP 以及Mobile BB 等。

3D SWIFT 的獨特特性要部分歸功於與此項創新晶圓級封裝技術相關的小間距功能。它使應用積極主動的設計規則成為現實，有別於傳統的WLFO 和基於層壓板的封裝，且能夠被用於建立先進的3D 結構，以應對新興移動和網絡應用中日益高漲的IC 集成需求。

長電科技：國內封裝龍頭，TSV-less 路線引領。長電科技聚焦關鍵應用領域，在5G 通信類、高性能計算、消費類、汽車和工業等重要領域擁有行業領先的半導體先進封裝技術（如SiP、WL-CSP、FC、eWLB、PiP、PoP 及XDFOI 系列等）以及混合信號/ 射頻集成電路測試和資源優勢，並實現規模量產，能夠為市場和客戶提供量身定制的技術解決方案。

▲ 長電科技歷史沿革

XDFOI 方案預計於2022H2 實現量產，相比2.5D TSV，XDFOI 具備更高性能、更高可靠性以及更低成本等特性。XDFOI 為一種以2.5D TSV-less 為基本技術平台的封裝技術，在設計上，該技術可實現3-4 層高密度的走線，其線寬/ 線距最小可達2μm，可實現多層佈線層。

另外，採用了極窄節距凸塊互聯技術，封裝尺寸大，可集成多顆芯片、高帶寬內存和無源器件。長電科技已完成超高密度佈線並開始客戶樣品流程，預計2022H2 量產，重點應用領域為高性能運算如FPGA、CPU / GPU、AI、5G、自動駕駛、智能醫療等。

長電科技的無矽通孔扇出型晶圓級高密度封裝技術，可在矽中介層（Si Interposer）中使用堆疊通孔技術（Stacked VIA）替代TSV 技術。該技術可以實現多層RDL 再佈線層，2×2um 的線寬間距，40um 極窄凸塊互聯，以及多層芯片疊加。

此外，XDFOI 技術所運用的極窄節距凸塊互聯技術，還能夠實現44mm×44mm 的封裝尺寸，並支持在其內部集成多顆芯片、高帶寬內存和無源器件。這些優勢可為芯片異構集成提供高性價比、高集成度、高密度互聯和高可靠性的解決方案。

▲ 長電科技XDFOI 2.5D 技術特徵

先進封測技術涵蓋4nm 製程，突破國內頂尖封裝工藝節點。長電科技2022 年7 月公告在進封測技術領域取得新的突破，實現4nm 工藝製程手機芯片的封裝，以及CPU、GPU 和射頻芯片的集成封裝。4nm 芯片作為先進矽節點技術，也是導入Chiplet 封裝的一部分，作為集成電路領域的頂尖科技產品之一，可被應用於智能手機、5G 通信、人工智能、自動駕駛，以及包括GPU、CPU、FPGA、ASIC 等產品在內的高性能計算領域。

通富微電：綁定AMD，晶圓級封裝助力Chiplet。全球封測行業龍頭，先進封裝耕耘優質客戶。通富微電成立於1997 年，並於2007 年深交所上市，主要從事集成電路封裝測試一體化業務。2021 年全球OSAT 中通富微電位列第五，先進封裝方面位列第七。

目前，公司技術佈局進展順利，已開始大規模生產Chiplet 產品，工藝節點方面7nm 產品實現量產，5nm 產品完成研發。受益於公司在封測技術方面的持續耕耘，目前公司與AMD、NXP、TI、英飛凌、ST、聯發科、展銳、韋爾股份、兆易創新、長鑫存儲、長江存儲、集創北方及其他國內外各細分領域頭部客戶建立了良好的合作關係，2021 年，國內客戶業務規模增長超100%。不斷保穩業務壓艙石。

▲ 通富微電歷史沿革

公司目前已建成國內頂級2.5D / 3D 封裝平台（VISionS）及超大尺寸FCBGA 研發平台，完成高層數再佈線技術開發。

▲ 通富微電目前封裝技術進展

針對Chiplet，通富微電提供晶圓級及基板級封裝兩種解決方案，其中晶圓級TSV 技術是Chiplet 技術路徑的一個重要部分。WLP 晶圓級封裝大部分工藝是對晶圓進行整體封裝，封裝完成後再進行切割分片。

晶圆级封装是通过芯片间共享基板的形式，将多个裸片封装在一起，主要用于高性能大芯片的封装，利用次微米级硅中介层以 TSV 技术将多个芯片整合于单一封装中，能够显著降低材料成本，利用无载片技术，在芯片到晶圆键合与缝隙填充之后，整个晶圆由于背侧硅穿孔露出而进行覆盖成型与翻转，并直接由环氧模型树脂维持。

芯東西認為，後摩爾時代，Chiplet 由於其高性能、低功耗、高面積使用率以及低成本受到廣泛關注，在延續摩爾定律的“經濟效益”方面被寄予厚望。後摩爾時代，Chiplet 芯片設計環節能夠降低大規模芯片設計的門檻，給中國集成電路產業帶來了巨大發展機遇。