英特爾計劃量產的下一代Meteor Lake 處理器，將首次體現該公司的IDM 2.0 製造戰略——構建具有多個邏輯塊的處理器，並藉助Foveros 先進封裝工藝和一個基礎塊（本質上算是一個中介層）互連。芯片中的每一塊“瓦片”（Tile），都可選用其最適合的製程工藝，以兼顧性能功能和製造成本。

舉個例子，儘管iGPU 與SIMD 組件需要在更先進的低功耗節點上製造，但配套的顯示控制器和媒體引擎等組件可以降級採用相對更成熟的次一級製程。

與此同時，日本科技媒體PC Watch在英特爾Hot Chips 34 預熱活動後指出，“Meteor Lake”的片上系統（SoC）中，絕大多數邏輯裸片都是交由台積電代工的。

首先，Meteor Lake 的MCM 多芯片，是由CPU、圖形、SoC 和I/O 這四個邏輯塊組成的。

它們位於同一個基於22nm HKMG 工藝節點製造的“基礎塊”（Base Tile）上，有助於極端緻密的邏輯塊微觀佈線。

這一塊未引入任何邏輯組件，僅用於各塊之間的互連。

相比之下，CPU 塊採用了該公司最為先進的Intel 4（7nm EUV）工藝節點。

英特爾宣稱Intel 4 工藝可媲美台積電N5 甚至更好，但更大的理由是希望將最主要的CPU 內核部分的製造業務掌握在自家晶圓廠手上。

據悉，CPU 塊包含了CPU 內核、末級緩存、以及Foveros 界面。

其次是第二重要的圖形塊，其包含了一個基於Xe-LPG 圖形架構的核顯。

作為Xe-LP 的迭代版本，LPG 具備了實時光追功能，但英特爾為它選擇了台積電N5（5nm EUV）製程工藝。

當然並非所有iGPU 組件都被放在了該圖塊上，比如顯示引擎就可以放置於I/O 塊上。

至於佔更大面積的SoC 塊，其採用了台積電N6（6nm）工藝節點，包含了內存控制器、PCIe root-complex、各種封裝設備的控制器、以及SerDes 串行-解串器。

最後，I/O 塊的佔地面積最小，因為它本質上是SoC die 的擴展。其採用了台積電N6 工藝節點，輔以各種I/O 的物理層（PHY）組件。