近期傳出台積電（TSMC）在3nm工藝開發上取得突破，第二版3nm製程的N3B會在今年8月份率先投片，第三版3nm製程的N3E的量產時間可能由原來的2023年下半年提前到2023年第二季度。

去年台積電總裁魏哲家曾表示，N3製程節點仍使用FinFET晶體管的結構，推出的時候將成為業界最先進的PPA和晶體管技術，同時也會是台積電另一個大規模量產且持久的製程節點。

在實現3nm工藝上的突破後，台積電似乎對2nm工藝變得更加有信心。據TomsHardware報導，本週台積電總裁魏哲家證實，N2製程節點將如預期那樣使用Gate-all-around FETs（GAAFET）晶體管，，製造的過程仍依賴於現有的極紫外（EUV）光刻技術。預計台積電在2024年末將做好風險生產的準備，並在2025年末進入大批量生產，客戶在2026年就能收到首批2nm芯片。

魏哲家認為，台積電N2製程節點在研發上已走上正軌，無論晶體管結構和工藝進度都達到了預期。

隨著晶體管變得越來越細小，台積電採用新工藝技術上的速度也變慢了，以往大概每兩年就會進入一個新的製程節點，現在則要等更長的時間。N2製程節點的時間表一直都不太確定，台積電在2020年首次確認了該項工藝的研發，根據過往信息，2022年初開始建設配套的晶圓廠，預計2023年中期完成建築框架，2024年下半年安裝生產設備。