西部數據（WD）剛剛為自家SweRV微控制器CPU產品組合增加了兩位新成員，分別是SweRV Core EH1和SweRV Core EL2 。與前代產品一樣，該公司向行業免費提供了寄存器傳送級（RTL）設計抽象，推出了首個基於以太網協議的OmniXtend緩存一致性存儲器的硬件參考設計，並將對架構的管理和支持轉移給了Chips Alliance 。

（來自：WD，via AnandTech）

據悉，SweRV Core EH2 似乎用於微控制器的32-bit 有序內核，使用9 級流水線@ 2 路超標量設計，並支持同時多線程。

簡而言之，EH2 就是去年推出的EH1 的性能增強版本，支持SMT、使用台積電的16nm FinFET 工藝打造，以實現最佳的PPA（功率、性能和麵積）效率。

SweRV Core EH2仍將用到與EH1相同的領域，比如SSD的主控上。基於西數自家的仿真結果，EH2內核可帶來6.3 CoreMark / MHz的性能表現，高於EH1的4.9 CoreMark / MHz 。

EH2 的尺寸（基於16nm 製程）僅為0.067 平方毫米，較EH1 的0.11 平方毫米（基於28nm 製程）改進顯著。

相比之下，SweRV Core EL2 旨在小型化，以替代控制器SoC 中必須盡可能小的順序邏輯和狀態機。

EL2 本身是個32-bit 有序內核，採用1 路標量和四級流水線設計。西數表示將EL2 的內核面積為0.023 平方毫米，可帶來3.6 CoreMarks / MHz 的性能。

上述三種SweRV 內核都將在不久的將來，用於西數的各種產品中。同時，該公司還希望它們能造福和豐富RISC-V 生態系統。

同時，西數展示了自家首款基於以太網兼容結構協議的OmniXtend 緩存一致性存儲器的硬件參考設計，以方便芯片開發人員將之嵌入各自的設計中。

最初，該體系結構將被用於連接至CPU 的持久性內存，但也可以集成到GPU、FPGA、機器學習加速器等組件中。感興趣的朋友可從Chips Alliance 那裡獲得，且後者還將負責OmniXtend 協議的進一步開發。