越來越艱難的工藝製程，越來越複雜的芯片設計，未來何去何從？作為行業龍頭，Intel在設計全新CPU、GPU架構和產品的同時，也提出了一種新的、更靈活的思路。架構日活動上，Intel展示了一種名為“Foveros”的全新3D芯片封裝技術，首次為CPU處理器引入3D堆疊設計，可以實現芯片上堆疊芯片，而且能整合不同工藝、結構、用途的芯片，相關產品將從2019年下半年開始陸續推出。

Intel表示，該技術提供了極大的靈活性，設計人員可以在新的產品形態中“混搭”不同的技術專利模塊、各種存儲芯片、I/O配置，並使得產品能夠分解成更小的“芯片組合”。

Intel首先回顧了一下近些年新工藝推進的艱難，尤其是針對高性能的計算芯片，14nm工藝已經沿用了長達四年，這在以往是不可想像的。

不過，Intel的每代工藝並不是只有一種，而是會針對不同用途的芯片進行不同優化，比如I/O芯片組，其實就在一直進化。

針對下一代工藝規劃，Intel劃分出了三個層次，首先是針對計算的1274 10nm工藝，後續會優化為1274.7、1274.12(10nm+、10nm++)，而針對I/O的則是1273，針對新的Foveros則設計了P1222，短期內不需要進一步優化。

再往後，計算芯片會進入1276 7nm工藝世代，IO、Foveros也會同時演進，至於再往後的1278計算芯片工藝，目前還在探索中，不出意外應該對應5nm。

Intel表示，不同用途芯片或者功能模塊對晶體管密度的需求是截然不同的，性能、功耗、成本也相差很大，因此所有芯片模塊都使用同一種工藝不會達到最佳效果，尤其是新工藝越來越難，都硬上新工藝不值得，也越來越不容易做到。

Intel此前推出EMIB(嵌入式多芯片互連橋接)2D封裝技術，正是出於這樣的目的，典型產物就是整合封裝了AMD Vega GPU圖形核心的Kaby Lake-G處理器。

Foveros則升級為3D封裝，將多芯片封裝從單獨一個平面，變為立體式組合，從而大大提高集成密度，可以更靈活地組合不同芯片或者功能模塊。

這就是3D Foveros 3D封裝的結構示意圖：最下邊是封裝基底，之上安放一個底層芯片(Bottom Chip)，起到主動中介層(Active Interposer)的作用 ——AMD Fiji/Vega核心整合封裝HBM顯存就有類似的存在。

中介層之上就可以放置各種不同的新品或模塊，比如CPU、GPU、內存、基帶……

而在中介層裡有大量的TSV 3D矽穿孔，負責聯通上下的焊料凸起(Solder Bump)，讓上層芯片和模塊與系統其他部分通信。

目前，Intel已經有了Foveros芯片樣品，並稱已經做好了規模量產的準備，明年就會推出第一款產品，就是上邊這個小傢伙，Intel稱之為“混合x86處理器”(Hybrid x86 CPU)。

這顆小芯片的長寬尺寸只有12×12毫米，高度僅僅1毫米，還沒一枚硬幣大，但內部3D堆疊封裝了多個模塊。

基底之上是P1222 22FFL(22nm工一種)工藝的IO芯片，低成本、低漏電。

之上是P1274 10nm工藝計算芯片，也就是傳統CPU，內部整合了一個Sunny Core高性能核心、四個Atom低功耗核心(或許是Tremont新架構)。

再往上甚至還有PoP整合封裝的內存芯片。

Intel宣稱，它的待機功耗只有區區2mW，也就是0.002W，最高功耗也不超過7W，很顯然是針對移動平台的，而且不需要風扇，但具體目標設備並沒有說。

再來看看這顆處理器的內部組成：右上角就是單個Sunny Cove CPU核心，有專屬的0.5MB MLC中級緩存，左上角是LPDDR4X控制器，位寬是四通道的4×16-bit，以及四個小的CPU核心，共享1.5MB二級緩存。

中間是4MB末級緩存，而下方則分佈著低功耗版本的11代核顯(64個EU單元)、11.5代顯示控制器、DisplayPort 1.4控制器，以及其他各種模塊。

不過，現場的展示樣機平台上還用著小風扇，另外可以看到PCI-E M.2接口、UFS閃存、幾個SIM連接器—— 難道Intel又想重新殺入手機處理器？