近二十年來，人們已經清楚地認識到，受摩爾定律啟發的純尺寸縮放不再是預測CMOS 技術節點演進的唯一指標。第一個跡像出現在2005 年左右，當時固定功率的節點到節點效能改進（稱為Dennard 縮放）開始放緩。逐漸地，半導體產業開始用其他技術創新來補充以光刻為中心的縮放，以保持性能-功率-面積-成本優勢：晶體管級的材料和架構探索、標準單元級的設計技術協同優化以及由3D整合技術實現的系統技術協同優化。

在電晶體層面，由於尺寸縮小而導致的性能下降源自於短溝道現象。閘極長度大幅減少和導電通道縮短的結合導致漏電流增加，即使閘極上沒有施加電壓。同樣，源極和汲極對縮小通道區域的影響也急劇增加。

這些短溝道效應推動了晶片產業從平面MOSFET 過渡到FinFET，最近又過渡到用於高效能運算應用的全柵(GAA) 奈米片電晶體。這些架構創新使閘極能夠重新獲得對傳導通道的靜電控制。奈米片電晶體系列預計將在與標準單元級創新相結合的情況下，以至少三代技術繼續邏輯縮放路線圖。其中包括先進的互連和中線方案以及背面供電網路(BSPDN) 的引入。

互補FET （complementary FET）或CFET 將成為下一個遊戲規則改變者，透過將n 和p 通道堆疊在一起，可以進一步減少面積。 Imec 預計將從A7 節點開始引入它，將imec 技術路線圖至少延伸到A3 世代。就像在GAA 奈米片電晶體中一樣，閘極（現在為n 和p 所共有）完全包裹在Si 通道周圍和之間，確保最大程度的靜電控制。

2D材料入門

但最終，即使在CFET 電晶體時代，短過道效應也會再次使進一步的縮放變得複雜。電晶體閘極和通道長度的不斷減少需要更薄的半導體通道來限制電流流動的路徑，從而限制裝置關閉時電荷載子洩漏的機會。若要將CFET 電晶體移至傳導通道長度低於10nm 的A2 電晶體技術節點，Si 通道的厚度也應縮小至10nm 以下。但在如此薄的Si 通道中，電荷載子的遷移率和電晶體的導通電流開始急劇下降。

這正是2D 半導體（尤其是過渡金屬二硫屬化物(MX2)）提供機會的地方（圖1）。在這些半導體中，原子排列在層狀晶體中，單層厚度僅為~0.7nm，從而允許非常薄的通道。此外，它們有望保持相對較高的載子遷移率，而與通道厚度無關。這使得最終的閘極和通道長度縮放成為可能，而無需擔心短通道效應。

先進節點中的2D 材料整合：挑戰

2D 通道材料在最終縮小節點上所能實現的巨大性能飛躍引起了主要晶片製造商和該領域學術領袖的興趣。令人鼓舞的是，他們已經開始在研發上投入大量資金，以克服在最先進節點中引入2D 材料的障礙。 2D 材料整合確實帶來了一系列挑戰，增加了A2 節點引入的成本和整合工作量。

首先在2D 材料的沉積方面，有沉積2D 材料層的挑戰。對於需要高性能設備的應用，可以遵循兩種主要途徑：(1) 在目標基板上直接生長2D 材料，(2) 在「生長基板」上生長，然後將該層轉移到目標基板。

2D 材料的直接生長通常需要特定的基底，並且需要在高溫（~1000°C）下進行。如果需要與工業相容的製程和材料，則生長基底可能不適合誘導高結晶度——這會降低薄膜的性能。儘管如此，直接生長可以提供保形性、晶圓級覆蓋率和與工業製程的兼容性。

在第二種方法中，生長可以在外來的「理想」基板（如藍寶石）上進行，從而有利於高性能薄膜的生成和隨後轉移到目標晶圓上。轉移本身可以在比直接生長情況低得多的溫度下進行（約300°C）。然而，轉移引起的製程步驟數量的增加可能會影響晶片製造製程的成本和良率。

第二個挑戰攸關柵極堆疊集成，具體涉及柵極堆疊集成和電介質沉積。諷刺的是，2D 材料可以做得如此薄的原因也是使電介質沉積複雜化的原因。構成2D 材料的各層通過非常弱的范德華(vdW) 力垂直地相互結合，使表面大部分鈍化- 沒有任何懸空鍵。這對在Si 上效果很好的沉積技術的使用提出了挑戰，包括依賴與表面懸空鍵相互作用的原子層沉積(ALD)（圖2）。

近年來，imec 和領先的晶片製造商取得了良好的進展，並已展示了具有集成柵極堆疊的n 型奈米片2D 通道——儘管主要是在基於實驗室的設備上。

低電阻源/漏接觸

第三個主要挑戰是低電阻源/漏接觸的形成。對於Si，源/漏接觸是透過將金屬與源/漏區接觸而形成的，在界面處形成肖特基勢壘。然後可以透過穿隧將電荷載子注入源極。為了確保低電阻源/漏接觸，應用了兩種關鍵技術：(1) 源/漏區重摻雜；(2) 矽化物的形成。然而，這些使能技術很難在薄層2D 材料上實現，這促使研究人員探索替代解決方案。

2D 材料的摻雜2D 材料的摻雜不僅對於獲得低電阻接觸至關重要。它也是調整通道中的閾值電壓(Vth) 和降低訪問電阻所必需的。與3D 材料不同，使用傳統離子束注入對2D 材料進行替代摻雜會大大降低材料的傳輸特性。由於其極薄的性質，即使替換晶格中的一個原子對2D 材料的影響也比3D 材料大得多。其他摻雜技術正在探索中（例如靜電摻雜或表面摻雜），但仍然沒有明確的解決方案。

p 型和n 型FET CMOS 技術應用依賴於n 型和p 型FET 的組合。在標準CMOS 技術中，Si 用於形成兩種類型的FET。但迄今尚未發現任何2D 材料可以實現這一點：用於n 型（例如MoS2）的最佳材料不是用於p 型FET 的最佳材料（WSe2 最有前途）。

晶圓廠整合以及對提高可靠性和可變性的需求最後，直到最近，研究主要在實驗室中進行，在那裡可以在厘米級的試樣上獲得“hero”設備。然而，需要付出巨大的開發努力才能將這些製程提升到工業規模，與300 毫米晶圓整合相容。同時，需要提高可靠性並大大降低可變性。

在性能較低的設備中引入2D 材料

當領先的晶片製造商和大學團體正在尋求在最先進的CFET 架構的傳導通道中引入2D 材料的解決方案時，imec 卻選擇了不同的方式——這是由許多整合挑戰和預期成本所驅動的。

為了減少引入2D 材料的工作量和預期成本，imec選擇將它們分階段引入不太先進的節點和性能較低的設備中。 imec開始將模組開發和300 毫米晶圓製程開發重點放在平面2D 設備上。當需要將它們整合到非常複雜的CFET 架構中時，我們可以依靠我們所學到的知識。

2D 材料將已經引入300 毫米晶圓廠，解決方案將準備好用於電介質沉積和源/漏接觸形成，並將探索提高可靠性和可變性的途徑。以下將更詳細地描述imec 的方法。

A7 技術節點中的平面2D nPFET

Imec 正致力於在imec 邏輯技術路線圖的A7 節點中首先引入基於2D MX2 的裝置（圖3）。在未來這一代技術中，具有Si 通道的CFET 將構成高效能邏輯CMOS，電源將透過BSPDN 路由到這些邏輯設備，最後一級快取記憶體可能透過先進的3D 整合技術連接到邏輯CMOS。平面2D MX2 設備的機會是周邊設備，位於後端生產線(BEOL) 甚至晶圓的背面。想想低壓差穩壓器(LDO) 和較低性能的電源開關，它們打開（和關閉）邏輯CMOS 設備塊。

imec 研究人員的模擬表明，具有MX2 通道的平面nMOS 設備非常有前景，適合此類應用。在晶圓背面或BEOL 中，將有更多空間可用於實現它們。因此，與（昂貴的）正面對應物相比，它們的佔用空間可以放寬，從而為更大的平面設備架構（n 型或p 型）留出空間。對於這些應用，層轉移是首選的沉積技術：BEOL 和背面處理都將可用的溫度預算限制在400°C 以下，以免降低正面已有設備的效能。在這些低溫下（以工業相容的方式）直接生長2D 材料具有挑戰性，因為它可能會導致品質不佳的層。

A3 節點中的平面2D n 和pFET ，將材料插入imec A3 技術節點的開發工作也正在進行中。在這裡，imec 預計將逐步過渡到CMOS 2.0 – 這是一種範式轉變，它允許透過將混合整合引入計算系統單晶片(SoC) 來釋放摩爾定律的潛力。它透過將SoC 重新劃分為不同的功能層（借助STCO）並使用先進的3D 互連和背面技術重新連接它們來實現這一點。無需為SoC 的每個功能部分使用最先進的節點，而是可以使用最符合其約束條件的技術選項來建立功能層（圖4）。需要極端設備密度的層（例如，密集邏輯）將由最具規模的技術（即CFET）組成。

CMOS 2.0 允許在SoC 的不同層中順利引入2D 材料。例如，電源開關作為晶圓背面有源互連的一部分，或平面MX2 設備作為記憶體層的一部分。

基於2D 的GAA 奈米片和CFET 上述開發是在300 毫米潔淨室內進行的，同時，imec 也在探索在GAA 奈米片電晶體中引入2D 材料作為導電通道。這些研究是在實驗室規模上進行的，但確實使用了與晶圓廠相容的工具和製程。這些研究的目的是解決2D 材料整合對奈米片特定模組的影響，這將與長期的CFET 相關。考慮奈米片通道釋放（即去除犧牲層以形成奈米片通道）、內部間隔層形成和替換金屬閘極整合步驟。

在性能較低的平面MX2 FET 上獲得的經驗：層轉移、pFET 整合和可靠性提高。

300mm 模板化（templated growth）生長和層轉移：實現均勻、高品質2D 單層的可行途徑2D 材料的模板化生長和層轉移是一種有趣的方法，可以在低於400°C 的溫度下在300mm 目標晶圓上沉積高品質的2D 材料層。透過模板化生長，使用預先定義的「模板化」基板（例如藍寶石）將2D 材料的生長引導到單晶取向。之後，需要將橫跨整個300mm 晶圓表面的超薄層轉移到目標晶圓上，而不會斷裂。

在2024 VLSI 上，imec 展示了300 毫米MX2 乾式轉移製程（圖5），首次實現了可重複的工藝，在晶圓上具有出色的均勻性（>99.5% 的形態良率）。此外，與其他層轉移方法相比，缺陷數量顯著減少。獲得這些突破性成果的關鍵是在高性能鍵合期間使用鍵合前緣引發，並在釋放臨時載體期間使用光子脫鍵。鍵結前緣引發基於首先在晶圓中心施加鍵合力，然後向邊緣傳播。這些技術已被證明可以減輕空隙形成，提高鍵合均勻性，並且幾乎不會產生殘留物。

這使得層轉移成為2D 材料沉積的可行選擇。所提出的製程使用晶片行業眾所周知的300 毫米相容製造步驟- 在3D SoC 和晶片整合的背景下。

層轉移應用於實驗室GAA 奈米片：良好的層一致性和品質imec 團隊將從平面設備上的層轉移中獲得的經驗應用於GAA 奈米片測試工具。結果顯示，實驗室MX2 nFET 具有優異的一致性、均勻性和層品質。層轉移是一種有趣的奈米片通道形成方法（因此，也適用於CFET），最好在低於600°C 的溫度下進行。

另外，imec 探索在較低溫度下直接生長2D 材料，只有在較小的選定區域沉積時才能實現優質層。

至於用於基於2D 的平面pFET 的300 毫米整合平台。到目前為止，大多數整合工作都是在n 型設備上進行的。在IEDM 2023 上，imec 與英特爾合作，首次展示了300 毫米整合平面WSe2 pFET 電晶體，使用與MoS2 nFET 類似的製程。這些團隊也對晶粒尺寸對設備性能和可靠性的影響進行了清晰的分析。

在提高可靠性和可變性的途徑前幾年，imec 和維也納技術大學(Tibor Grasser 教授的團隊) 在量化基於2D 材料的設備的可靠性和可變性方面取得了進展。他們研究了二維層厚度、晶粒尺寸和取向以及二維生長模板等對300 毫米整合MX2 平面裝置性能的影響。他們還能夠找出可靠性和可變性問題的根本原因，目前正在努力尋找解決方案。

應對剩餘挑戰：共同努力

儘管世界各地的各種研究小組都取得了巨大的進步，但仍需要取得一些突破，以彌合先進節點大批量製造的差距。 Imec 認為，與晶圓廠相容的源極/汲極接觸形成、可控摻雜以及MX2 裝置中CMOS 的實現（即，將p 型和n 型FET 整合在一起）是未來最關鍵的障礙。解決這些問題需要共同努力，包括產業領袖、大學團體和研究機構以及工具開發人員。

隨著這些問題的解決，2D 材料的前景一片光明。它們不僅承諾從A7 開始推進邏輯擴展路線圖，而且它們的特性還允許將應用領域擴展到邏輯之外。由於其極低的關態電流，它們顯示出嵌入式DRAM 應用的潛力——可能從A7 節點開始。此外，「表面狀」二維材料的傳輸特性非常容易受到干擾，這使得它們非常適合機率計算甚至機器學習應用。