根據計劃，台積電最新的N2（2nm）製程將於明年下半年開始量產，目前台積電正在盡最大努力完善該技術，以降低可變性和缺陷密度，從而提高良率。不久前，一位台積電員工最近對外透露，該團隊已成功將N2測試晶片的良率提高了6%，為公司客戶「節省了數十億美元」。而根據最新的爆料稱，台積電N2目前的良率已經達到了60%。不過這些資訊尚未進一步證實。

而在上週於美國舊金山舉行的IEEE 國際電子設備會議（IEDM）上，台積電研發和先進技術副總裁Geoffrey Yeap揭露了更多有關其N2製程製程的細節。

據介紹，N2製程在相同電壓下可將功耗降低24% 至35%，或將效能提高15%，電晶體密度比上一代3nm 製程高1.15 倍。而這些指標的提升主要得益於台積電的新型全環繞柵極（GAA）奈米片電晶體，以及N2 NanoFlex 設計技術協同優化和其他一些增強功能實現的。

其中，全環繞柵極奈米片電晶體可讓設計人員調整其通道寬度，以平衡性能和功率效率。

Geoffrey Yeap進一步解釋稱，N2是台積電“四年多的勞動成果”，今天的FinFET 晶體管的核心有一個垂直的矽片，而全環繞柵極奈米片晶體管有一堆狹窄的矽帶。這種差異不僅提供了對流經裝置的電流的更好控制，還允許工程師透過製造更寬或更窄的奈米片來生產更多種類的裝置。 FinFET只能透過乘以裝置中的翅片數量來提供這種多樣性，例如具有一個、兩個或三個翅片的裝置。但全環繞閘極奈米片為設計人員提供了介於兩者之間的漸變選擇，例如相當於1.5 個翅片或任何可能更適合特定邏輯電路的東西。

台積電將該技術稱為Nanoflex，允許在同一晶片上使用不同的奈米片寬度建構不同的邏輯單元。即由窄元件製成的邏輯單元可能構成晶片上的通用邏輯，而那些具有更寬奈米片、能夠驅動更多電流和更快開關的邏輯單元將構成CPU 核心。

簡單來說，該技術使設計人員能夠開發具有最小面積和更高功率效率的窄單元，或為最佳性能而優化的寬單元。該技術還包括六個電壓閾值電平（6Vt），範圍為200mV，使用台積電第三代基於偶極子的整合實現，同時具有n 型和p 型偶極子。

N2 製程在製程和裝置層面引入的創新不僅旨在透過細化片材厚度、接面、摻雜劑活化和應力工程來提高電晶體驅動電流，還旨在降低有效電容（Ceff） 以實現一流的能效。總的來說，這些改進使N 型和P 型奈米片電晶體的I/CV 速度分別提高了約70% 和110%。

與FinFET 電晶體架構相比，N2的全環繞閘極奈米片電晶體在0.5V 至0.6V 的低電源電壓範圍內可提供明顯更好的每瓦性能，其中製程和設備優化將時脈頻率提高了約20 %，並在0.5V 工作時將待機功耗降低了約75%。此外，整合N2 NanoFlex 和多閾值電壓（multi-Vt） 選項，為高邏輯密度的節能處理器提供了額外的設計靈活性。

台積電N2的電晶體架構和DTCO 優勢直接影響SRAM 可擴展性，而近年來，前沿節點很難實現這一點。

借助N2，台積電成功實現了創紀錄的約37.9Mb/mm² 的2nm SRAM 密度。而根據最新曝光的資料顯示，Intel 18A的SRAM密度約為31.8 Mb/mm² ，顯然台積電N2的SRAM密度較高。同時也比N3過程提高了11%。而N3僅比自己的前代提高了6%。

除了創下創紀錄的SRAM 密度外，台積電N2也降低了其功耗。由於GAA 奈米片電晶體具有更嚴格的閾值電壓變化（Vt-sigma），因此與基於FinFET 的設計相比，N2 的大電流（HC） 宏的最小工作電壓（Vmin） 降低了約20mV，高密度（ HD） 巨集的最小工作電壓（Vmin） 降低了30-35mV。這些改進使SRAM 讀寫功能穩定到大約0.4V，同時保持穩健的良率和可靠性。

除了新的電晶體外，台積電N2還採用了全新的無屏障的全鎢中間線（MoL，middle-of-line）層、後端佈線（BEOL，back-end-of-line） 和遠BEOL 佈線，將電阻降低了20% 並提高了性能效率。 N2 的MoL 現在使用無障礙鎢絲，將垂直閘極接觸（VG） 電阻降低了55%，並將環形振盪器的頻率提高了約6.2%。

此外，第一個金屬層（M1） 現在在一個EUV 曝光通道中創建，然後是一個蝕刻步驟（1P1E），從而降低了複雜性，減少了掩模數量，並提高了整體製程效率。

Yeap表示，優化的M1 採用新穎的1P1E EUV 圖形，使標準電池電容降低了近10%，並節省了多個EUV 掩模。 “總之，N2 MoL 和BEOL RC 降低了約超過20%，為節能計算做出了重大貢獻。”

此外，N2 用於HPC 應用的額外功能包括超高性能MiM （SHP-MiM） 電容器，可提供約200fF/mm² 的電容，這有助於透過減少瞬態電壓下降來實現更高的最大工作頻率（ Fmax）。

據台積電稱，N2 技術具有具有平坦鈍化和TSV 的新型Cu RDL 選項，該選項針對面對面和麵對面的3D 堆疊進行了優化，SoIC 鍵合間距為4.5 μm，這將成為AI、HPC 甚至移動設計的可用功能。

目前台積電N2 處於風險生產階段，並計劃於2025 年下半年量產。另一種被稱為N2P 的製程正在開發中。 N2P 是N2 的增強版本，預計將帶來5%的效能提升，具有完全的GDS 相容性。預計2025 年完成資格認證階段，計畫於2026 年量產。

對於客戶來說，隨著台積電N2的量產，屆時2nm晶圓的代工報價可能將達到2.5萬-3萬美元/片，遠高於目前3nm晶圓約2萬美元/片的價格。

但N2所能夠帶來的電晶體密度提升、效能提升或功耗降低則相對有限，再加上初期的良率問題，這也意味著一片12吋2nm晶圓所能夠切割出來的可用的單顆晶片的成本將會大幅提升，顯然這將會抑制可能客戶對於2nm製程的採用。

預計初期能夠用得起台積電2nm製程的客戶只有蘋果公司、英偉達、AMD、高通和聯發科等少數頭部客戶，但是從產品規劃來看，英偉達和AMD在2026年可能都不會採用2nm流程，相對來說蘋果、高通、聯發科則有可能在2026年的旗艦晶片上採用。