英特爾雄心勃勃的18A 節點在接近量產時正面臨兩個重大障礙：良品率徘徊在10% 以下，SRAM 密度與台積電的競爭產品N2 製程相比處於劣勢。 這些挑戰可能會阻礙該節點在英特爾下一代CPU、人工智慧和客製化晶片組合中的部署。

最近有報導指出，英特爾在18A 節點上正面臨巨大的良率挑戰，可能會推遲其量產時間。 根據韓國《朝鮮日報》報道，目前的良品率低於10%，這意味著每生產10 個晶片就有近9 個存在缺陷。

這是一個重大問題，尤其是英特爾已經取消了針對代工廠客戶的20A（2 奈米級）製程節點，並將資源轉移到18A（1.8 奈米級）節點。 如果低於10% 的良品率被證明是準確的，那麼該節點很顯然將不適合商業生產，至少在做出重大改進之前。

在這些尖端節點上將電晶體封裝到越來越密集的佈局中是一個巨大的工程障礙，影響整個半導體產業。 三星3 奈米以下製程的代工良率目前低於50%，其Gate-All-Around (GAA) 技術的良率據稱低至10%至20%。

不過，我們有理由對英特爾的18A 節點持樂觀態度，因為該公司在預計2025 年量產之前，仍有幾個月的時間來完善該工藝。 18A 節點將為英特爾伺服器晶片、行動CPU 和客製化人工智慧晶片等備受矚目的產品提供動力，其潛在回報是巨大的。

如果英特爾能在未來幾個月內將18A 的良品率迅速提高到可觀的水平（超過60%），那麼該節點仍有可能推動公司下一代產品的發展。

儘管如此，良率問題並不是英特爾在18A 方面面臨的唯一挑戰。 據報道，台積電在另一個關鍵領域也取得了優勢： SRAM 密度。

根據ISSCC 2025 推進計劃，台積電的N2（2nm 級）節點將高密度SRAM 位元單元縮小到約0.0175 μm²，密度達到38Mb/mm²。 相較之下，Intel 的18A 節點實現了0.021 μm² 和31.8Mb/mm²，更接近台積電的上一代N3E 和N5 節點，這是一個明顯的差異。

隨著晶片設計需要更多的SRAM，提高這些微小儲存單元的密度對於保持緊湊、高效的設計至關重要。 這就是全柵極（GAA）電晶體發揮作用的地方。

與傳統的鰭式場效電晶體（finFET）相比，GAA 電晶體透過控制各面的通道，實現了更嚴格的擴展。 這種嚴格的控制減少了小尺寸下的漏電現象，從而實現了更高密度的SRAM。 英特爾和台積電都在使用GAA 來縮小其SRAM 位，但台積電透過其N2 節點成功地將它們封裝得更加密集。