去年有通報稱，SRAM單元在台積電3nm製程節點上，與5nm製程節點基本沒有分別。這項消息也印證了過去的傳言，即台積電（TSMC）在3nm製程節點遇到SRAM單元縮減放緩的問題，採用N3B和N5工藝的SRAM位元單元大小分別為0.0199μm²和0.021μm²，僅縮小了約5%，而N3E製程更糟糕，基本上維持在0.021μm²，這意味著幾乎沒有縮減。

据报道，随着新一代2nm制程节点的到来，SRAM单元缩减问题似乎看到了曙光。与3nm制程节点不同，台积电在2nm制程节点将引入GAA晶体管架构，有望显著降低功耗，提高性能和晶体管密度，带来质的改变。台积电将在今年12月的IEDM会议上发表的一篇论文，提到了2nm制程节点将HD SRAM位单元尺寸缩小到约0.0175μm²。

這將是一個重大的突破，近年來SRAM單元的擴展已經變得相當困難，而透過N2工藝，台積電最終縮減了HD SRAM位元單元尺寸，從而提高了SRAM密度。依照目前的情況來看，GAA電晶體架構似乎是HD SRAM位元單元尺寸縮小的主要動力。

要知道現代的CPU、GPU和SoC設計都非常依賴SRAM密度，需要大容量快取來有效提升處理大量資料的能力。從記憶體存取資料既消耗效能又耗電，因此充足的SRAM對於優化效能至關重要。展望未來，高速緩存和SRAM的需求將持續成長，因此台積電在SRAM單元尺寸的成就顯得非常重要。