台積電封裝業務正瘋狂擴產
為滿足AI伺服器先進封裝的產能需求，台積電正在摩拳擦掌。在七月的財報會議上，台積電董事長魏哲家也在回應分析師有關先進封裝的CoWoS產能緊張的議題時提到，人工智慧火爆帶動了CoWoS需求，台積電CoWoS需求非常強，台積電持續擴增2025- 2026年希望達到供需平衡，CoWoS的資本支出目前無法明確說明，因為每年都在努力增加，上次已提到今年產能超過翻倍成長，公司也非常努力地在擴充產能。
為了實踐這個目標，台積電封裝正瘋狂擴產。
買廠，建廠，台積電擴產不停
在台積電的封裝擴張路線上，早前購入的群創南科4廠，廠房代號為AP8廠區會是公司封裝發展的一個明智選擇。因為透過這筆交易，將省去須以年計的環評階段，這也公司預計能在明年下半年將工廠投產。根據台媒表示，該廠的未來產能比竹南先進封裝廠大9倍，且將納入晶圓代工與3D IC。
今年8月中旬，台積電宣布斥資171.4億新台幣，購入群創位在南科的5.5代LCD面板廠，該廠原本為記憶體大廠美光屬意，一直到台積電、群創重訊公佈廠房交易訊息，外界才知道台積電已經搶先一步。
供應鏈透露，台積電會購入群創南科4廠的最主要原因，就是省去以年計算的環評步驟，與嘉義的先進封裝廠不同，只要進行廠內改裝工程，不到1年機台進駐後就可以投產。
設備端業者指出在廠房交易案確定後，台積電就針對AP8廠啟動建廠計畫，目標在2025年下半年投產，相關的機台設備製造訂單同步進行，預期明年4月陸續交機，約1季的試產，下半年投產並不難。
由於AP8廠的規模比竹南先進封裝廠大9倍，供應鏈認為不會只有先進封裝的CoWoS產能，未來先進製程的晶圓代工、扇出型封裝以及3D IC等產線都有可能會進駐。
除了買下工廠，台積電之前的建廠也穩定前進。
今年五月，進駐嘉義科學園區的台積電CoWoS先進封裝廠正是動工，但在施工過程中挖到了疑似遺址，現依據文資法進行相關處理，外界關切該廠進展。但台灣方面表示，預計文資法相關清理工作將於今年10月完成，台積電嘉科先進封裝廠規劃明年第3季裝機不受影響。
根據先前規劃，台積電將在嘉義設2座CoWoS先進封裝廠，原計畫2028年量產。具體到製程方面，據報道，本廠主要以系統整合單晶片（SoIC）為主，台積電也較看好3D封裝，目前客戶包括晶片大廠超微（AMD）MI300外，至2026年客戶有望進一步提升。
而由於CoWoS需求旺盛，台積電還在全台尋覓適合的擴廠據點，早前規劃的銅鑼廠遭遇水土方面問題，而嘉義第一座廠則暫時卡關（挖到遺址），著眼長期龐大需求，驅使台積電需要提早尋求更多匹配的地點。先前媒體報導，雲林縣長張麗善指出，縣府已自主啟動“虎尾產業園區計劃”，在所在位置緊鄰中科虎尾園區，面積約29.75 公頃的情況下，全力爭取台積電落腳設廠。
但最近有消息指出，除近期購買的南科周圍土地，台積電建廠廠址決定捨棄雲林轉往屏東。台積電錶示，設廠地點選擇有許多考量因素，不排除任何可能性。在今年年初，甚至還有消息透露，晶圓代工龍頭台積電正考慮在日本建立先進封裝廠，這足以看到這項封裝技術的受歡迎程度。
美係法人預估，台積電的CoWoS月產能到年底可能超過3.2萬片，若加上協力廠商有機會逼近4萬片，到2025年底月產能約在7萬片上下。
台積電營運、先進封裝技術暨服務副總何軍在半導體展時也透露，預期CoWoS先進封裝產能在2022至2026年，年複合成長率達50％以上，到2026年仍會持續擴產，以往3至5年蓋一個廠，現在已縮短到2年內就要蓋好，以滿足客戶需求。
DIGITIMES研究中心在八月中發表的《AI晶片特別報告》中指出，先進封裝成長力道更勝先進製程，在先進封裝領域，AI晶片高度仰賴台積電CoWoS封裝技術，因此台積電2023～2028年CoWoS產能擴充CAGR將超過50％，而2023～2028年晶圓代工產業5nm以下先進製程擴充年均複合成長率將達23％。
在產能大幅提升的同時，台積電也在迭代公司的封裝技術，以求為客戶提供更多的支援。
封裝技術的持續升級
在最近為北美客戶舉辦的研討會上，這家晶片製造商公佈了晶片封裝和尖端光學互連技術的雄心勃勃的路線圖。這些進步可能會在未來幾年掀起運算效能的浪潮。
首先是晶片封裝技術，台積電將其命名為“CoWoS”（晶圓基板上的晶片），它本質上是典型小晶片設計的增強版，其中多個較小的晶片集成到一個封裝中。但台積電正在將其提升到令人難以置信的規模和複雜性的新水平。
目前的CoWoS 迭代支援中介層（矽基層）的尺寸高達光刻中使用的典型光掩模的3.3 倍。但到2026 年，台積電的「CoWoS_L」將使其尺寸增加到大約5.5 倍的光罩尺寸，為更大的邏輯晶片和多達12 個HBM 記憶體堆疊留出空間。而僅僅一年後的2027 年，CoWoS 將擴展到令人瞠目結舌的8 倍遮罩版尺寸甚至更大。
我們談論的是整合封裝，面積達6，864 平方毫米，比一張信用卡大得多。這些CoWoS 龐然大物可以整合四個堆疊邏輯晶片以及十幾個HBM4 記憶體堆疊和額外的I/O 晶片。
為了讓您了解其規模，博通同時也展示了一款客製化的AI 處理器，該處理器具有兩個邏輯晶片和12 個記憶體堆疊。該晶片看起來比NVIDIA 最新的強大加速器還要大。據介紹，這個採用了太極丹晶圓基板晶片(CoWoS) 封裝技術的晶片具有接近光罩極限（858 平方毫米，26 毫米x 33 毫米）的計算晶片。
但與台積電為2027 年準備的晶片相比，這個晶片仍然微不足道。因為如上所述，台積電預計其解決方案將使用高達120×120 毫米的基板。
在台積電的封裝版圖裡，3D IC毫無疑問將扮演重要角色。
同樣在今年的技術研討會上，台積電概述了一份路線圖，到2027 年，該技術將從目前的9μm 凸塊間距一路縮小到3μm 間距，將A16 和N2 晶片組合堆疊在一起。
據介紹，台積電的3D 堆疊整合晶片系統(SoIC) 技術是台積電對混合晶圓鍵合的實現。混合鍵合允許將兩個先進的邏輯裝置直接堆疊在一起，從而實現兩個晶片之間的超密集（和超短）連接，主要針對高性能零件。目前，SoIC-X（無凸塊）用於特定應用，例如AMD 的CPU 3D V 快取技術，以及他們的Instinct MI300 系列AI 產品。雖然採用率正在成長，但目前這一代技術受到晶片尺寸和互連間距的限制。
但如果一切都按照台積電的計畫進行，這些限制預計很快就會消失。 SoIC-X 技術將快速發展，到2027 年，將有可能組裝一個晶片，將台積電尖端A16（1.6 奈米級）上製造的掩模版大小的頂部晶片與使用台積電N2（2 奈米級）生產的底部晶片配對。這些晶片將依序使用3μm 鍵結間距矽通孔(TSV) 連接，密度是當今9μm 間距的三倍。如此小的互連將允許整體上更大的連接數量，從而大大提高組裝晶片的頻寬密度（從而提高性能）。
除了針對需要極高性能的設備開發無凸塊SoIC-X 封裝技術外，台積電還將在不久的將來推出凸塊SoIC-P 封裝製程。 SoIC-P 專為更便宜的低性能應用而設計，這些應用仍需要3D 堆疊，但不需要無凸塊銅對銅TSV 連接帶來的額外性能和複雜性。這種封裝技術將使更廣泛的公司能夠利用SoIC，雖然台積電不能代表其客戶的計劃，但更便宜的技術版本可能會使其適用於更注重成本的消費者應用。
根據台積電目前的計劃，到2025 年，該公司將提供正面對背面(F2B) 凸塊SoIC-P 技術，該技術能夠將0.2 光罩大小的N3（3 奈米級）頂部晶片與N4（4 奈米級）底部晶片配對，並使用25μm 間距微凸塊(µbump) 進行連接。 2027 年，台積電將推出正面對背面(F2F) 凸塊SoIC-P 技術，該技術能夠將N2 頂部晶片放置在間距為16μm 的N3 底部晶片上。
為了讓SoIC 在晶片開發商中更受歡迎、更容易獲得，還有很多工作要做，包括繼續改進其晶片到晶片介面。但台積電似乎對業界採用SoIC 非常樂觀，預計到2026 年至2027 年將發布約30 種SoIC 設計。
根據台灣媒體集邦引述台積電先進封裝技術與服務副總裁何軍在早前的semicon taiwan演講中的報道，台積電認為，3D IC是將AI晶片記憶體與邏輯晶片整合的關鍵方法。何軍也指出，預估2030年全球半導體市場將成為萬億產業，其中HPC與AI為關鍵驅動力，佔比達40%，這也讓AI晶片成為3D IC封裝的關鍵驅動力。
何軍表示，客戶選擇使用3D IC 平台進行多晶片設計製造AI 晶片的原因與其較低的成本和減少的設計轉換負擔有關。
何軍解釋說，透過將傳統的SoC+HBM設計轉換為chiplet和HBM架構，新的邏輯晶片將是唯一需要從頭設計的元件，而I/O和SoC等其他元件可以使用現有的製程技術。這種方法可將量產成本降低高達76％。他指出，雖然新的架構可能會增加2%的生產成本，但由於這些效率的提高，整體擁有成本（TCO）提高了22%。
不過，3D IC仍面臨挑戰，尤其在差能提升方面，何軍強調，提升3D IC產能的關鍵在於晶片尺寸以及製程複雜度。至於晶片尺寸，更大的晶片可以容納更多的晶片，從而提高性能。然而，這也增加了製程的複雜性，難度可能增加三倍。此外，還存在與晶片錯位、破損和提取過程中故障相關的風險。
為了應對這些風險挑戰，何君確定了三個關鍵因素：工具自動化和標準化、製程控制和品質以及3DFabric製造平台的支援。
對於工具自動化和標準化，台積電與其工具供應商的差異化能力至關重要。目前，台積電擁有64 家供應商，已具備在先進封裝工具領域處於領先地位的能力。在製程管控與品質方面，台積電採用高解析度PnP工具與AI驅動的品質管控，確保全面且穩健的品質管理，最後以3DFabric製造平台整合供應鏈內1，500種材料，實現最佳化。
光電封裝，台積電的下一個目標
在大力發展傳統電封裝的時候，光也成為了台積電的關注點。
今年的技術研討會上，台積電同時也透露了其「3D Optical Engine」策略，旨在將閃電般快速的光學互連整合到其客戶設計中。隨著頻寬需求的激增，銅線根本無法滿足前沿資料中心和HPC 工作負載的需求。利用整合矽光子學的光學鏈路可提供更高的吞吐量和更低的功耗。
台積電錶示，該公司正在開發緊湊型通用光子引擎(COUP：Compact Universal Photonic Engine) 技術，以支援AI 熱潮帶來的資料傳輸爆炸性成長。 COUPE 使用SoIC-X 晶片堆疊技術將電子晶片堆疊在光子晶片之上，從而在晶片間接口處提供最低阻抗，並且比傳統堆疊方法具有更高的能效。台積電計畫在2025 年使COUPE 獲得小型可插拔元件的認證，隨後在2026 年將其作為共封裝光學元件(CPO) 整合到CoWoS 封裝中，將光學連接直接引入封裝中。
透過採用先進的3D 堆疊技術，台積電將電子裝置和光子元件封裝在一起。第一代產品以1.6 Tbps 的速度插入標準光纖端口，是目前高階乙太網路的兩倍。第二代產品透過將COUPE 與處理器一起整合到台積電的CoWoS 封裝中，將速度提升至6.4 Tbps。路線圖的最終成果是CoWoS「COUPE 中介層」設計，其光纖頻寬達到驚人的12.8 Tbps。
關於台積電的矽光技術，雖然公司最近才宣布了這個規劃。但根據台媒報道，他們其實很早就在這上面有佈局。
台媒表示，透過利用incoPat 專利資料庫檢索CPO 共同封裝光學的專利技術現狀，發現台積電早已在此技術領域開展佈局，並且目前也是該領域的主要專利權人之一。例如早在2013年台積電就提出US9423578B2專利，提出使用光訊號代替電訊號進行資料傳輸，以解決在各種類型的IC中使用的電訊號也受到IC中的電容，電感或電阻引起的增加的延遲的影響。由於此技術提出的時間較早，目前也成為許多其他專利的前案。
本月初，台積電也參與建立了一個矽光聯盟，為這個技術的普及打下了紮實的基礎。
台積電副總總經理徐國晉在聯盟成立的致詞中提到，整個半導體產業歷經60、70年發展，從不同的元件設計，逐漸聚焦CMOS（互補式金屬氧化物半導體）元件技術開發應用，這也是矽光子所利用的製程技術，對光子、電子進行整合。他指出，當CMOS成為商業應用主流後，產業發展不管在產品設計研發，上下游分工也更明確，尤其節能是很大優勢。
徐國晉認為，目前光學元件、矽光子元件還在比較初期的百花齊放階段，隨著AI時代所需的巨量運算、資料傳輸大量需求，耗能成為重要議題，矽光子元件的導入成為資料中心重要趨勢。
從上述的報導中我們也能看到，這家前道巨頭，已經成為封裝領域當之無愧的巨無霸。
參考連結
https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch
https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets- manufactured-with-a16/
https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html
https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package