近日，西安電子科技大學郝躍院士團隊劉艷教授和羅諱東副教授在超陡垂直電晶體元件研究方面取得重要進展，相關研究成果以「Steep-Slope Vertical-Transport Transistors Built from sub-5 nm Thin van der Waals Heterostructures」為題發表於《自然·通訊》。

該工作報告一種新型電晶體裝置技術，將電阻閾值開關與垂直電晶體進行集成，實現了兼具超陡亞閾值擺幅與高集成密度潛力的垂直通道電晶體，電流開關比超過8個數量級且室溫亞60mV/dec電流範圍超過6個數量級，為後摩爾時代高性能電晶體技術提供了新的裝置方案。

隨著積體電路製造製程下探亞5奈米技術節點，傳統的電晶體尺寸微縮路線無法像過去一樣啟用「裝置-晶片」效能提升與成本控制。在此背景下，學術界與工業界近年來提出多種創新元件技術，以期克服常規MOSFET的技術限制。其中，三星、IBM、歐洲微電子中心（IMEC）等國際研發機構推出了垂直輸運場效電晶體（vertical-transport field-effect transistor, VTFET）元件技術。透過將電流方向從傳統MOSFET的平面方向轉換為垂直方向，該元件結構可望在晶片上垂直構造電晶體，從而大幅降低元件佔有空間，提高整合密度。

受此啟發，西電研究團隊採用超薄二維異質結構造VTFET半導體通道並與電阻閾值開關（TS）垂直集成，實現超陡垂直電晶體（TS-VTFET）。此元件技術借助超薄二維半導體優異的靜電調控，大幅提升元件柵控能力；同時，借助電阻閾值開關的電壓控制「絕緣-導電」相變特性，該元件的室溫亞閾值擺幅達到1.52 mV/dec，遠低於常規MOSFET室溫亞閾值擺幅高於60mV/dec的理論極限。此外，在發表的概念驗證工作中，研究團隊製備的超陡垂直電晶體表現出強大性能，包括電流開關比高於8個數量級、亞60mV/dec電流區間超過6個數量級、漏電流小於10fA等，為後摩爾時代高性能低功耗電晶體技術提供了一種新的方案。