在最近舉行的IEDM 會議上，台積電預告了到2030 年提供封裝超過一兆個電晶體的下一代晶片封裝的製程路線圖。這與英特爾的長期願景不謀而合。如此巨大的電晶體數量將透過先進的多晶片組3D 封裝實現。但台積電的目標還包括提高單晶片的複雜性，最終在單一晶片上實現2000 億個電晶體的設計。

這就要求台積電穩定提升計畫中的N2、N2P、N1.4 和N1 節點。雖然多晶片組架構目前越來越受到青睞，但台積電認為封裝密度和原始電晶體密度必須同步提升。英偉達（NVIDIA）公司擁有800 億個電晶體的GH100 GPU 是當今規模最大的晶片之一，不包括Cerebras 的晶圓級設計。

然而，台積電的路線圖要求將這一數字翻倍以上，首先是超過1000 億晶體管的單片設計，然後是最終的2000 億。當然，隨著晶片尺寸的增大，良品率也變得更具挑戰性，這也是先進的小型晶片封裝變得至關重要的原因。

AMD 的MI300X 和英特爾的Ponte Vecchio 等多晶片模組產品已經整合了數十個晶片，其中PVC 有47 個晶片。台積電設想透過其CoWoS、InFO、三維堆疊和許多其他技術，將這種擴展擴大到容納超過一兆個電晶體的晶片封裝。

雖然擴展速度最近有所放緩，但台積電仍有信心在封裝和製程方面取得突破，以滿足未來的密度需求。晶圓代工廠的持續投資確保了在釋放下一代半導體能力方面取得進展。但是，無論路線圖多麼激進，物理學最終都會決定時間表。