在本週舉行的 IEEE 國際電子元件會議上，台積電揭露了他們對 CFET（CMOS 晶片所需的邏輯堆疊）的看法。

晶片公司正在從 2011 年開始使用的 FinFET 裝置結構過渡到奈米片或全閘極電晶體。這些名稱反映了晶體管的基本結構。在 FinFET 中，閘極控制電流流經垂直矽鰭。在奈米片裝置中，鰭片被切割成一組帶狀，每條帶狀都被閘極包圍。 CFET 實質上是將較高的矽帶堆疊起來，一半用於一個裝置，一半用於另一個裝置。英特爾工程師在 2022 年 12 月的《IEEE Spectrum》雜誌上解釋說，這種裝置在單一整合製程中將兩種類型的電晶體–FET 和 pFET 疊加在一起。專家預計 CFET 將在 7 到 10 年後投入商用，但在此之前仍有大量工作要做。英特爾是最早展示 CFET 的三家公司之一，早在 2020 年就在 IEDM 上推出了早期版本。這次，英特爾圍繞 CFET 最簡單的電路–逆變器，報告了多項改進。 CMOS 反相器將相同的輸入電壓傳送到堆疊中兩個元件的閘極，並產生一個與輸入邏輯相反的輸出。英特爾元件研究小組首席工程師馬爾科-拉多薩夫列維奇（Marko Radosavljevic）在會前告訴記者：”反相器是在單一鰭片上完成的。在最大擴展時，它的尺寸將是普通 CMOS 逆變器的 50%”。英特爾的逆變器電路依賴連接頂部和底部電晶體（黃色）的新方法，以及從矽片下方接觸其中一個電晶體（灰色）的新方法。問題在於，將兩個電晶體堆疊成反相器電路所需的所有互連線路擠在一起，會削弱面積優勢。為了保持緊湊，英特爾試圖消除與堆疊裝置連接時的一些擁塞。在今天的電晶體中，所有的連接都來自裝置本身的上方。但在今年晚些時候，英特爾將採用一種稱為背面功率傳輸的技術，使互連同時存在於矽表面之上和之下。利用這種技術，底部電晶體從下方而不是上方接觸，大大簡化了電路。由此產生的逆變器的密度質量稱為接觸多間距（CPP，即一個電晶體閘極到下一個電晶體閘極之間的最小距離），為 60 奈米。如今 5 奈米節點晶片的 CPP 約為 50 奈米。英特爾的逆變器電路依賴一種連接頂部和底部電晶體 [黃色] 的新方法，以及從矽片下方接觸其中一個電晶體 [灰色] 的新方法。此外，英特爾還將每個裝置的奈米片數量從兩個增加到三個，將兩個裝置之間的間隔從50 奈米減小到30 奈米，並採用改進的幾何形狀來連接裝置的各個部分，從而改善了CFET 堆疊的電氣特性。與英特爾的60 奈米相比，三星採用了比英特爾更小的尺寸，顯示了48 奈米和45 奈米接觸式多間距（CPP）的結果，不過這些結果是針對單一裝置，而不是完整的逆變器。雖然三星的兩個原型 CFET 中較小的性能有所下降，但幅度不大，該公司的研究人員相信製造製程優化將解決這個問題。三星成功的關鍵在於能夠對堆疊 pFET 和 nFET 裝置的源極和汲極進行電氣隔離。如果沒有足夠的隔離，這種被三星稱為三維堆疊場效電晶體（3DSFET）的裝置就會洩漏電流。實現這種隔離的關鍵步驟是將涉及濕化學品的蝕刻步驟換成一種新型的乾式蝕刻。這使得良好裝置的產量提高了 80%。與英特爾一樣，三星也從矽片下方接觸裝置底部，以節省空間。不過，這家韓國晶片製造商與美國公司不同的是，在每個配對裝置中只使用了1片奈米片，而不是英特爾的3片。據其研究人員稱，增加奈米片的數量將提高 CFET 的性能。與三星一樣，台積電也成功實現了與工業相關的 48 奈米間距。其裝置的與眾不同之處在於採用了一種新方法，在頂部和底部裝置之間形成一個介電層，以保持它們之間的隔離。奈米片一般由矽層和矽鍺層交替形成。在製程的適當步驟中，矽鍺特定蝕刻方法會去除這些材料，從而釋放出矽奈米線。台積電使用矽鍺層將兩個元件隔離開來，因為知道矽鍺層的蝕刻速度比其他矽鍺層快，所以使用了鍺含量特別高的矽鍺層。這樣，隔離層就可以在釋放矽奈米線之前分幾步製作完成。