作為全球半導體技術的領導者，三星電子剛剛宣布，其已開始用3nm 工藝節點來製造GAA 環柵晶體管芯片。可知與5nm 工藝相比，優化後的3nm 工藝可在收縮16% 面積的同時，降低45% 的功耗並提升23% 的性能。

（來自：Samsung Newsroom）

據悉，為突破鰭式場效應晶體管（FinFET）的性能限制，三星選擇了多橋通道FET（簡稱MBCEFT）技術來製造首批GAA 晶體管芯片。通過下調電壓水平來提升能源效率，同時增加驅動電流以提升性能。

目前三星正在努力推動3nm GAA 晶體管和相關半導體芯片在高性能、低功耗計算領域的採用，並且計劃將相關優勢推廣到移動處理器。

左起為公司副總裁Michael Jeong，執行副總裁Ja-Jum Ku 和代工業務副總裁Sang Bom Kang

三星電子總裁兼代工業務負責人Siyoung Choi 博士稱：

通過展示業內領先的下一代芯片製造工藝，三星希望在高K 金屬柵極、FinFET 和EUV 之外，通過3nm MBCEFT 工藝來繼續保持競爭優勢。

期間三星將保持積極創新，並建立有助於加速實現技術成熟的流程。

三星代工事業部/ 半導體研發中心高管合影慶祝

與使用更窄通道的納米線GAA 方案相比，三星專有技術選擇了更寬的通道。該公司有能力調節3nm GAA 納米片的通道寬度，結合優化的功耗與性能表現，以滿足客戶的各種需求。

此外GAA 的設計靈活性，對於設計技術的協同優化（DTCP）也非常有利—— 有助於增強功耗、性能和麵積（PPA）等方面的優勢。

與5nm 公司相比，三星電子初代3nm GAA 工藝可較5nm 降低多達45% 的功耗，同時提升23% 的性能和減少16% 的面積佔用。

展望未來，三星第二代3nm 工藝更是可以將功耗降低多達50%，同時提升30% 的性能和減少35% 的面積佔用。

最後，隨著製程節點不斷縮小、以及各行業客戶對於芯片性能需求的日漸提升，IC 設計人員也面臨著處理大量數據、以驗證具有更多功能和緊密擴展的複雜產品的挑戰。

為滿足這些需求，三星也在努力提供更穩定的設計環境，以幫助減少設計、驗證和簽核過程所需的時間，同時提升產品的可靠性。

自2021 年3 季度以來，三星電子攜手包括Ansys、Cadence、Siemens 和Synopsys 在內的先進代工生態系統（簡稱SAFE）合作夥伴做了廣泛而充分的準備，以帶來經過驗證的設計基礎設施，進而幫助客戶在更短的時間內完善其產品。