從過去一段時間的報導來看，台積電（TSMC）在3nm和2nm工藝的開發上取得了不錯的進展。此前台積電總裁魏哲家證實，N2製程節點將如預期那樣使用Gate-all-around FETs（GAAFET）晶體管，製造的過程仍依賴於極紫外（EUV）光刻技術，預計2024年末將做好風險生產的準備，並在2025年末進入大批量生產。

隨著2nm工藝在開發上取得突破，台積電已開始考慮推進下一個製程節點了，傳聞可能會在6月份舉辦的技術研討會上正式宣布1.4nm級別的技術，屆時可能會公佈一些技術細節。據Business Korea報導，台積電打算在6月份將其N3製程節點的團隊做重新分配，以組建1.4nm級製造工藝的研發隊伍。

暫時還不清楚英特爾和三星將採用哪一款工藝與台積電的1.4nm級工藝對標，按照英特爾去年公佈的製程工藝的技術路線圖，目前僅安排到Intel 18A（1.8nm級別）。英特爾計劃在Intel 20A製程節點將引入RibbonFET和PowerVia兩大突破性技術。近期還誓言在2024年末將推出對RibbonFET改進後的Intel 18A（1.8nm級別），搶先於台積電的2nm工藝，以取得每瓦性能的領先。

不少業內人士對晶圓代工廠的製造工藝計劃抱有懷疑的態度，擔憂研發上會遇到更多不可預知的障礙，從而導致量產時間延後，或者良品率不如人意。隨著芯片的尺寸變得越來越小，工藝技術的壁壘越來越高，電路必須繪製得更精確，同時在生產管理上也變得越來越困難。