上月，三星代工（Samsung Foundry）部門悄然宣布，其定於2022 年2 季度開始使用3GAE 技術工藝來生產芯片。作為業內首個採用GAA 晶體管的3nm 製程工藝，可知這一術語特指“3nm”、“環柵晶體管”、以及“早期”。不過想要高效地製造GAA 晶體管，晶圓廠還必須裝備全新的生產工具。而來自應用材料（Applied Materials）公司的下一代工具，就將為包括三星在內的晶圓廠提供GAA 芯片的製造支持。

（來自：Applied Materials官網，via AnandTech）

新工藝有望實現更低功耗、更高性能和晶體管密度，以迎合芯片設計人員的需求。然而近年來，這種組合一直難以實現—— 隨著晶體管尺寸的縮減，晶圓廠必須克服漏電等負面影響。

為在晶體管尺寸縮放的同時、維持其性能與電氣參數，芯片行業已於2012 年開始，從平面型晶體管過渡到FinFET（鰭式場效應晶體管），以通過使柵極更高來增加晶體管溝道和柵極之間的接觸面積。

轉眼十年過去，隨著晶體管間距逐漸接近原子級，其負面影響開始更多地顯現。受制於此，FinFET 工藝創新的步伐也正在放緩。

自英特爾在十多年前推出其基於22nm 的FinFET 技術以來，未雨綢繆的芯片製造商們，就已經在探索如何轉向下一代環柵技術方案。

顧名思義，環柵場效應晶體管（GAAFET）的溝道是水平的、且所有四個側面都被柵極包圍，因而很好地化解了與漏電相關的尷尬。

但這還不是GAAGET 的唯一優勢，比如在基於納米片/ 納米帶的GAAFET 中，晶圓廠還可調整溝道寬度、以獲得更高性能或降低功耗。

三星的3GAE 和3GAP 工藝，就是用了所謂的納米帶技術。該公司甚至將其GAAFET 稱為多橋通道場效應晶體管（MBCFET），以和納米線競爭方案劃清界限。

不僅如此，Applied Materials 還聲稱GAA 架構降低晶體管的可變性。而在其它廠商還在各種學術會議上討論GAAFET 相較於FinFET 的優勢時，三星已率先決定向新型4nm 晶體管工藝轉型。

當前三星的計劃是在2022-2023 年向新工藝轉進，不過歷史上也存在跳票的可能。比如2019 年推出的基於GAAFT 的3GAE / 3GAP 節點，就分別拖到了2022 / 2023 年才實現量產。

去年，該公司再次強調了在2022 年開啟3GAE 生產的計劃。不過早些時候，它又改口稱會在本季度開始量產。

在第一個吃螃蟹的勇氣之外，芯片製造商也總面臨著艱鉅的挑戰。而三星基於MBCFET 的3GAE 節點製造的產品，基本上也難免遭遇一些風險。

畢竟廠商不僅要將晶體管縮到3nm 水平，GAA 的製造流程也與FinFET 大不相同。

據悉，GAA 晶體管的溝道需要用到光刻、外延、以及選擇性的材料去除等成型工藝。這些工藝使得芯片製造商能夠微調溝道寬度和均勻性，以獲得最佳的性能/ 功耗表現。

但與FinFET 相比，這些外延步驟要復雜得多，尤其是需要在微小的10nm 溝道周圍沉積多層柵極氧化物和金屬柵極疊層。慶幸的是，Applied Materials 的高真空高真空集成材料解決方案（IMS）正好可以幫上忙。

首先，該公司的Producer Selectra Selective Etch IMS 工具可去除不必要的矽鍺（SiGe）、以將柵極與源極/ 漏極隔離，並在不損壞周圍材料的情況下定義溝道寬度。

其次，Applied Centura Prime Epi IMS 工具可藉助集成原子層沉積（ALD）、熱處理、等離子體處理和計量步驟，來沉積超薄柵極氧化層。

與競爭解決方案相比，它能夠將柵極氧化層厚度減少1.5 埃（原子厚度單位）。如此一來，厚柵極能夠實現更高的驅動電流，從而提升晶體管性能、而至於增加電流洩露（薄柵極的一大缺點）。

【背景資料】

Applied Materials 於2016 年推出其首款Selectra 蝕刻系統，迄今已向客戶交付1000+ 多套腔室，所以業界對其使用已經相當熟悉。

儘管蝕刻是一種被廣泛使用的工藝，但隨著行業開始轉向更新的技術（包括基於GAA 環柵晶體管的工藝），其使用和重要性將會進一步增加。

以三星3GAE 工藝為例，預計其性能可較7LLP 提升30%、或功耗降低50% / 縮減45% 面積佔用，足以吸引廠家在短期內向新工藝發起攻堅挑戰。

目前使用依賴全新晶體管結構的3GAE 製造技術，總體上還是相當困難。除了新的電子設計自動化（EDA）工具，三星還需發明新的IP、採用全新的設計規則，再加上新的光刻、蝕刻、以及沉積等流程。

可一旦取得突破，三星就有望提前英特爾和台積電數年積累GAA 晶體管的製造與優化經驗，從而在較長一段時間裡更加受益。

更何況該工藝可在CPU 之外的硬件上使用，比如三星DRAM 亦能受益於更小的單元尺寸/ 更高的晶體管密度。