據國家知識產權局，5月6日，華為公佈了一項關於“芯片堆疊封裝結構及其封裝方法、電子設備”的專利，更進一步披露了華為的堆疊芯片技術，申請公佈號CN114450786A。這項專利早在2019年10月30日就申請了，發明人是張童龍、張曉東、官勇、王思敏。

該專利描述了一種芯片堆疊封裝結構及其封裝方法、電子設備，涉及電子技術領域，用於解決如何將多個副芯片堆疊單元可靠的鍵合在同一主芯片堆疊單元上的問題。

芯片堆疊封裝結構包括：

1、主芯片堆疊單元(10)，具有位於第一表面上的絕緣且間隔設置的多個主管腳(11)；

2、第一鍵合層(20)，設置於第一表面上；第一鍵合層(20)包括絕緣且間隔設置的多個鍵合組件(21)；

3、多個鍵合組件(21)中的每個包括至少一個鍵合部(211)，任意兩個鍵合部(211)絕緣設置，且任意兩個鍵合部(211)的橫截面積相同；

4、多個鍵合組件(21)分別與多個主管腳(11)鍵合；

5、多個副芯片堆疊單元(30)，設置於第一鍵合層(20)遠離主芯片堆疊單元(10)一側的表面；

6、副芯片堆疊單元(30)具有絕緣且間隔設置的多個微凸點(31)；

7、多個微凸點(31)中的每個與多個鍵合組件(21)中的一個鍵合。

4月初，華為還公開了一種芯片堆疊封裝及終端設備專利，申請公佈號為CN114287057A，涉及半導體技術領域，能夠在保證供電需求的同時，解決因採用矽通孔技術而導致的成本高的問題。

而在3月底的華為2021年年報發布會上，華為輪值董事長郭平表示，未來華為可能會採用多核結構的芯片設計方案，以提升芯片性能，同時，採用面積換性能、用堆疊換性能的方法，使得不那麼先進的工藝，也能持續讓華為在未來的產品裡面，能夠具有競爭力。