以英特爾前CEO戈登摩爾命名的摩爾定律，是指積體電路中的晶體管數量每兩年翻一番。 55年來，半導體行業一直用摩爾定律來制定路線圖和研發目標。 為延續摩爾定律、實現晶元小型化，55年間新技術不斷湧現。

但從歷史上看，晶圓的光掩模限制了單個晶元的最大尺寸，晶元製造商和設計人員不得不用多個晶元來完成提供的功能。 很多情況下，甚至是多個晶元提供相同的功能，就像是處理器的內核和記憶體模組那樣。

之前一直在用的SoC（片上系統）技術可以組合不同的模組，模組之間通信速度更快的同時，功耗更低、密度更高，而且成本更低。 但近年來，先進位造節點的成本增加，削弱了SoC技術在成本上的優勢。

在最新的台積電2021開放創新平台活動上，Alchip Technologies研發副總裁James Huang表示Chiplet”小晶片”和先進的封裝技術，可以提供比單個SoC更有競爭力的成本結構，同時保持接近的性能和功耗。

其引用了兩項對小晶元/封裝發展至關重要的技術：一項是台積電的 3DFabric 和CoWos組合技術，另一項是Alchip的APLink die-to-die （D2D） I/0技術。

Chiplet「小晶片」技術，顧名思義，就是用多個小晶元封裝在一起，用die-to-die內部互聯技術，組成異構System in Packages（ SiPs）晶元。 而更小的晶片單體，可以提高每片晶圓的利用率，從而降低成本。

但為了維持摩爾定律，Chiplet「小晶元」技術還需要提供與SoC技術接近的性能，需要AIchip的APLink D2D I/0技術支撐多個小晶元之間的高速數據流。

APlink 1.0使用的是台積電的12nm工藝，速度是1Gbps;APlink 2.0用的是7nm工藝，速度是4Gbps;正在測試的APLink 3.0已經有16Gbps的速度。

根據路線圖，即將推出的APLink 4.0會採用 3nm D2D工藝。 APlink 4.0 IP 將支援北/南、東/西方向和對稱式PHY對齊，以盡量減少D2D線長，其互連拓撲的I/O總線會用標準的內核電壓，PHY宏的速度將達到12Tbps，每條DQ的速度達到16Gbps，且只有5納秒延遲 。

圖源EETimes

Chiplet「小晶元」技術涉及封裝、EDA、晶元架構設計等多個領域，也有機會重構半導體產業鏈。 但最後落地的關鍵是商業模式，Chiplet小晶片還需要點時間來證明自己。