衡量一個開發中的半導體製造工藝優劣的一個關鍵指標是其定量芯片產量，或者叫缺陷密度。缺陷密度低的製造工藝能生產出更多的良品矽。缺陷密度或不良率會隨著工藝的改進而逐步減少，台積電7 納米工藝在量產開始3 個季度後不良率降至了每平方厘米0.09。

該公司最近透露，它開發中的5納米製造工藝的不良率低於同期的7納米工藝，其缺陷密度大約為每平方厘米0.10到0.11，該公司預計當5納米芯片下個季度量產時不良率將會低於0.10。

缺陷密度低的可能原因是增加使用了極紫外（Extreme Ultra-Violet，EUV）技術，而7 納米工藝主要使用深紫外(Deep Ultra Violet)技術。