除了5nm、4nm、3nm、2nm工藝進展和規劃，台積電近日還公佈了不少新的芯片封裝技術，畢竟隨著高性能計算需求的與日俱增、半導體工藝的日益複雜，單靠升級製程工藝已經不能解決所有問題。台積電的CoWoS-S晶圓級封裝技術已經使用了很多年，大大突破了光刻掩膜尺寸的限制，芯片越做越大，內部封裝的小芯片也越來越多。

2016年的時候，台積電做到了1.5倍於掩模尺寸的規模，單芯片內部可封裝4顆HBM高帶寬內存芯片，去年達成2x尺寸、6顆HBM，併計劃明年實現3x尺寸、8顆HBM。

根據台積電最新公佈的規劃，2023年的時候，他們將把芯片做到4倍於掩模尺寸的程度，內部可以封裝多達12顆HBM，再加上主芯片就有13顆，而總面積估計可達驚人的3200平方毫米。

作為對比，NVIDIA安培架構的GA100核心面積為826平方毫米，7nm工藝，540億晶體管，也不過它的大約四分之一。

HBM技術發展迅速，雖然還不確定2023年會是什麼樣子，但無論容量還是帶寬都將超越很多人的想像，上百GB、TB/s應該都不是事兒。

目前最先進的三星 HBM2e已經做到單顆12層堆疊，數據傳輸率3200MT/s，帶寬至少4.92TB/s。