近年來，隨著芯片製程縮減的減速，製造商開始依託於更加高級的堆疊、互連和封裝技術。此外在從水平向3D堆疊推進的同時，芯片的功耗、散熱和設計複雜度也在飛速提升。在本週的技術研討會上，台積電（TSMC）就介紹了該公司對於未來的最新展望。據悉，該公司將大力推進SoIC集成芯片系統的發展。

資料圖（來自：TSMC）

由台積電分享的一張幻燈片可知，這項關鍵技術的複雜度，遠超以往的矽中介層或芯片堆疊工藝。因其允許在不使用任何μ-bumps 凸點的情況下堆疊矽芯片，而是直接將金屬層彼此對準並鍵合到矽片上。

目前台積電正在積極探索12-Hi 配置的SoIC 方案，每個管芯都有一系列的矽通孔（TSV），以便每層與其它層進行通信。其設計理念是每層都可具有不同的邏輯元素，比如IO 或SRAM 。

此外某層也可以是無源的，以充當其它有源層之間的隔熱層。如PPT 所示，這種設計的最大厚度為600 μm，意味著單層厚度要控制在50 μm 以下，而傳統標準管芯堆疊解決方案上的凸點間距也是50 μm 左右。

至於SoIC，N7 / N6 工藝下的混合鍵合間距為9 μm，N5 工藝更是可以縮減到6 μm 。這表明台積電擁有一些令人印象深刻的線性製造和晶圓減薄技術，以實現如此高水平的管芯對準與一致性。

該公司甚至展望了將之進一步縮減到0.9 μm 的能力，以使之擴展至矽芯片的後端互連。至於最終的製造難度和客戶的接納程度，仍有待時間去檢驗。