小芯片持續受到市場的關注，但要得到更加廣泛的關注與支持，仍然存在一些挑戰。AMD、英特爾、台積電、Marvell等公司已經在使用小芯片模型這種高級的設計方法開發或推出設備。但因為缺乏生態系統支持等問題，小芯片的採用在業界受到了限制。針對這些問題，一些解決方案被陸續提出，一代工廠和OASTs（進行IC封裝和測試的公司）正在製造些小芯片以推動整個產業鏈的發展。

對小芯片而言，主要是想通過將原先生產好的芯片集成到一個電路板上，達到減少產品開發時間和成本的目的。因此，一個芯片製造商可能有一個模塊化芯片或小芯片的庫。小芯片可以是不同工藝節點製造的芯片，客戶可以混合搭配小芯片，並用die-to-die的互連方案將它們連接起來。

小芯片並不是一個新概念。多年以來，一些公司已經推出了類似小芯片的設計，該模型正在受到越來越多的關注。一般來說，業界會開發一個SoC片上系統，在這個系統上的每一個模塊都需要使用相同的先進製造工藝和封裝，但這一方法正在因為先進製程節點變得越來越複雜和昂貴。

一些公司在這條道路上持續前行，但還有許多公司在尋找其他的方法。開發系統級設計的另一種方法，借助高級封裝組合複雜的芯片，小芯片是將芯片模塊化的一種方法。

“我們還處在早期階段，英特爾的以及其它同類產品將反應出這一技術的發展。每一個主要的代工廠都有其技術線路圖，用來提升包括2.5D和3D的互連密度，”英特爾工藝產品集成總監Ramune Nagisetty說道。“在未來幾年，我們將看到小芯片在2.5D和3D封裝中的應用實現，也會看到它拓展到邏輯內存以及邏輯堆棧。”

英特爾和其他少數公司擁有開發這些產品的技術，但是還有許多公司還沒有完全擁有這項技術，以至於他們需要發現這些技術並找到使用它們的方法，因此面臨一些挑戰：

• 最終目標是在內部或從多個其他供應商那裡獲得優質且可互操作的小芯片，這種模型仍在研究中。
• 第三方die-to-die的互連技術正在興起，但還遠遠不夠。
• 某些die-to-die的互連方案缺乏設計支持。
• 代工廠和OSAT將扮演主要角色，但是要找到具有IP和製造能力的供應商並不簡單。

目前的工作是克服這些挑戰，隨著時間的推移，小芯片將不斷發展。它不會替代傳統的SoC，沒有一項技術能滿足所有需求，所以多架構依然有發展空間，許多人不會開發小芯片。

小芯片的應用和挑戰

幾十年來，芯片製造商都是是遵循摩爾定律，每隔18-24個月芯片性能就提升一倍，在這一定律下，供應商推出基於最新工藝的芯片，開發更高晶體管密度，更低價格的設備。

這一定律從16nm/14nm開始不再適用。集成電路設計和製造成本飛漲，全面提升節點的節奏開始從18個月延長到2.5年甚至更久。當然，並非所有的芯片都需要先進節點，也並非當前所有放在同一芯片上的組件都從縮放中受益。

小芯片能發揮的優勢在於，一個較大的芯片可以分解成許多更小的芯片，並根據需要組合和匹配，小芯片能比一體式芯片成本更低，良率更高。

小芯片不是封裝類型，是封裝（packaging）技術的一部分。管芯能與小芯片一起集成到現有的封裝類型，如2.5D或3D，扇出或多芯片模塊（MCMs）。一些人可能會使用小芯片開發全新的體系結構。

所有的這些都取決於需求。UMC業務發展副總裁Walter Ng表示“這是一種架構方法。它是針對所需任務優化矽的解決方案和成本解決方案，所有這些都需要從性能，包括速度、功率和成本方面考慮，具體取決於我們採用的方法。”

還有一些不同的方法，例如，英特爾去年採用稱為Foveros的小芯片方法，推出了3D CPU平台。該封裝將10nm處理器內核與四個22nm處理器內核結合在一起。

AMD、Marvell和其他公司也已經開發了類似的芯片產品。通常，這些設計針對與當今2.5D封裝技術相同的應用，例如AI和其他數據密集型工作負載。英特爾的Nagisetty表示：“ 中介層上的邏輯/內存可能是目前最常見的實現方式。在需要大量內存的高性能產品中，我們將看到使用基於小芯片的方法。”

但是，小芯片將不會佔據主導地位。Nagisetty說：“設備的類型和數量正在不斷增加。我認為並非所有產品都會採用基於小芯片的方法。在某些情況下，單片模具將是成本最低的選擇。但是對於高性能產品，可以肯定地說，小芯片方法將成為一種規範，雖然這種技術還未成熟。”

英特爾和其他公司已準備就緒，可以開發相關產品。通常，要開發基於小芯片的產品，需要使用已知良好的裸片，EDA工具，die-to-die的互連技術以及製造技術。

“如果看看當今誰在進行基於小芯片的設計，它們往往是垂直集成的公司。他們擁有所有內部組件，” ASE的銷售和業務開發高級總監Eelco Bergman說。“如果要把幾塊芯片’縫合’在一起，則需要掌握有關每個芯片，其架構以及這些芯片上的物理和邏輯接口的大量詳細信息。需要擁有能將不同芯片的共同設計聯繫在一起的EDA工具。”

並非所有公司都有內部組件，有一些是能夠獲得的，還有一些則還未準備好。當前面臨的挑戰是找到必要的零件並將其集成，這將花費時間和資源。

“小芯片現在似乎是最熱門的話題。主要原因是由於邊緣所需的應用和體系結構的多樣性，” Veeco首席營銷官Scott Kroeger說道。“如果正確使用，小芯片可以幫助解決這一問題。目前還有很多工作要做，主要的問題是如何才能將不同類型的芯片整合到一個設備中。”

要從哪裡開始呢？對於許多設計服務公司而言，代工廠和OSAT可能是起點。一些代工廠不僅為代工，而且還提供各種封裝服務，包括OSAT提供包裝/組裝服務。

一些公司已經在為小芯片時代做準備。例如，台積電正在開發一種稱為集成芯片系統（SoIC）的技術，該技術可讓小芯片為客戶提供類似於3D的設計，台積電還擁有自己的die-to-die互連技術（Lipincon）。

其他代工廠和OSAT提供了各種高級封裝類型，但它們並未開發自己的die-to-die互連方案。相反，代工廠和OSAT與正在開發第三方互連方案的各種組織合作，這項工作仍在進行中。

互連至關重要。Die-to-die的互連將一個裸片與另一個裸片封裝在一起，每個裸片都包含一個帶有物理接口的IP模塊，具有公共接口的一個裸片可以通過短距離導線與另一個裸片進行通信。

許多公司開發了具有專有接口的互連，這意味著它們只可用於公司自己的設備。但是，為了擴大小芯片的採用範圍，該行業需要使用開放接口進行互連，以使不同的芯片能夠相互通信。

ASE的Bergman說：“如果業界希望朝著支持基於小芯片生態系統邁進，那將意味著不同的公司必須開始彼此共享芯片IP。對於這一障礙有一種解決的方案。用集成的標準接口替代共享芯片IP。”

為此，業界正在從DRAM業務中汲取經驗。DRAM製造商使用標準接口DDR連接系統中的芯片。“ （使用此接口）我不需要知道存儲設備設計本身的詳細信息，我只需要知道接口的外觀以及如何連接到我的芯片即可。” Bergman說。“當我們開始談論小芯片時，情況也是如此。關於降低IP共享障礙的想法可以表達為：讓我們朝著一些通用接口的方向努力，以便讓我知道我的芯片和你的芯片如何在一個模塊中連接在一起，類似於樂高的模塊化方式。”

尋找標準接口

值得高興的是，一些公司和組織正在開發開放的die-to-die的互連/接口技術。這些技術包括AIB、BoW、OpenHBI和XRS。每種技術都處於不同的發展階段，沒有一種技術可以滿足所有需求，因此還有發展其他方案的空間。

由英特爾開發的高級接口總線（AIB）是一種die-to-die的接口方案，可在小芯片之間傳輸數據。這一方案有兩個版本：AIB Base用於“更輕量級的應用”，而AIB Plus則用於更高的速度。

“ AIB沒有指定最大時鐘速率，且最小時鐘速率非常低（50MHz）。AIB的帶寬很高，每條線的典型數據速率為每秒2G。”英特爾研究科學家David Kehlet在白皮書中說。英特爾還擁有小型商業代工業務，以及重要的內部封裝部門。

同時，光互聯論壇正在開發一種稱為CEI-112G-XSR的技術。XSR為超短距離和超短距離應用程序提供了每通道112Gbps的管芯到管芯連接。XSR連接MCM中的小芯片和光學引擎。應用包括AI和網絡。XSR標準的最終版本有望在今年年底發布。

開放領域專用體系結構（ODSA）小組正在另外定義兩個另外的管芯到管芯接口：電線束（BoW）和OpenHBI。BoW支持常規和高級軟件包。Marvell的網絡/汽車技術首席技術官Ramin Farjad在最近的演講中說道：“最初的目標是提供一個通用的die-to-die接口，該接口可用於多種封裝解決方案。”

BoW仍在研發中，有終止和未終止兩種版本。BoW的芯片吞吐量為0.1Tbps / mm（簡單接口）或1Tbps / mm（高級接口），功率效率小於1.0pJ / bit。

同時，Xilinx提出，OpenHBI是一種源自高帶寬存儲器（HBM）的die-to-die互連/接口技術。HBM本身用於高端封裝。在HBM中，DRAM裸片堆疊在一起，從而在系統中實現了更多的內存帶寬。物理層接口在DRAM堆棧和封裝中的SoC之間路由信號。該接口基於JEDEC標準。

OpenHBI是類似的概念。不同之處在於，該接口在封裝中提供了從一個小芯片到另一個小芯片的連接。它支持中介層，扇出和小間距有機基板。

Xilinx的首席架構師Kenneth Ma在最近的演講中說：“我們正在嘗試使用經過驗證的JEDEC HBM標準。嘗試使用現有且成熟的PHY技術，並可以進一步優化它們。”

OpenHBI規範具有4Gbps的數據速率，10ns的延遲以及0.7-1.0pJ /位的功率效率，總帶寬為4,096Gbps。草案定於年底發布。下一個版本OpenHBI3也在研發中，它要求6.4Gbps和10Gbps的數據速率以及小於3.6ns的延遲。

最終，客戶將可以選擇幾種die-to-die的互連/接口選項，但這並不能解決所有問題。來自不同公司的小芯片的互操作性仍處於起步階段。互操作性方面確實存在挑戰，這也就是為什麼我們還沒有看到很多可互操作的小芯片的原因”，英特爾的Nagisetty說。“還有商業模式的問題。當我們能從初創公司獲得芯片時，如何做好風險管理？例如，如果那些管芯在封裝或者其他步驟之後失效，該風險管理的模式應該是怎麼樣的。有很多複雜性和供應鏈管理。它要求供應鏈的複雜程度再上一個全新的台階。”

考慮到這些問題，一些客戶可能認為，從長遠來看，小芯片是不值得的。相反，客戶最終可能會使用OSAT或代工廠開發更傳統的高級封裝。Amkor研發副總裁Ron Huemoeller說：“封裝行業中，許多人最終可能會遵循我們的道路，因為它在封裝重新集成方面更加簡單。”

“die-to-die的總線類型通常由我們的客戶定義，而不是由Amkor或OSAT規定。可用的接口（如AIB和電線束（BoW））不斷努力，使通用規範可用於die-to-die接口，從而有助於總體上實現小芯片市場。客戶可以選擇使用開放標准或保留專有接口。目前，我們從客戶群中看到兩種方法的混合。” Huemoeller說。

“值得注意的是，die-to-die的接口涵蓋兩大類，從單端寬帶總線（如HBM數據總線）到具有很少物理線但線速更高的串行化接口。在所有情況下都要考慮性能的權衡，包括延時、功耗和物理線路數，這會影響封裝技術的選擇。從封裝的角度來看，總線類型和物理線密度將驅動選擇哪種封裝解決方案。通常選擇具有較高線密度的模塊類型（2.5D或基板上的高密度扇出）或選擇經典高密度封裝基板上的MCM。”

設計問題

ODSA為了解決其中的許多問題，正在開發一個名為Chiplet Design Exchange（CDX）的芯片市場。“ CDX的目的是建立開放格式，以確保保密信息的安全交換。它還將具有參考工作流，這些工作流將演示原型的信息流。” OSDA的子項目負責人Bapi Vinnakota說。“ CDX吸引了眾多公司的廣泛參與，EDA供應商、OSAT、設計服務公司、小芯片供應商和分銷商等。CDX已經進行了有關小芯片功率估計和測試的研究。它正在建立小芯片目錄，並將開發包裝原型。”

CDX的時間安排尚不清楚。同時，客戶需要EDA工具來設計支持小芯片的產品。這些工具可用於高級封裝和小芯片技術，但仍然存在一些差距。

對於小芯片，它需要一種共同設計的方法。Cadence產品管理部門主管John Park表示：“採用基於小芯片的分解設計方法需要IC、封裝和電路板相關的功能。” 過渡到基於芯片的方法給芯片設計人員和封裝設計人員都帶來了新的挑戰。對於封裝設計師來說，進行矽基板的佈局和驗證提出了新的挑戰。佈局、原理圖和智能金屬平衡之類的要求對於IC設計人員來說是司空見慣的，但是對於許多封裝設計人員來說，這些都是新概念。”

幸運的是，EDA供應商提供了跨平台工具。即使如此，仍然存在一些挑戰。“例如，當從設計單個設備到設計和/或與多個設備集成時，定義和管理頂級連接性的要求變得至關重要，” Park說。“測試是在3D堆棧中設計多個小芯片時發生重大變化的另一個領域。例如，如何在堆棧頂部測試可能與外界沒有任何联系的小芯片？”

還有一些其他的問題。西門子業務部門Mentor產品管理總監John Ferguson表示：“為了實現良好的規模經濟，我們希望小芯片可以輕鬆地在許多不同的封裝中重複使用。但是這需要一些嚴格的文件，且無論是在整個行業，整個過程還是整個公司範圍內都遵守得公認的標準。沒有它，每個設計都將繼續是一個耗時，麻煩且昂貴的定制項目。”

但也仍然存在一些問題。例如，對於ODSA的BoW和OpenHBI接口，幾乎沒有設計支持。為此，ODSA正在開發參考設計和工作流程。

為ODSA的開發設計支持似乎不是問題。Ferguson說：“對於物理驗證，沒有出現任何重大困難，甚至是工具增強。在確定了要求和標準之後，將僅僅是將它們作為規則約束適當地實施到典型DRC或LVS牌組中的問題。”

製造小芯片

在開發設計之後，在晶圓廠代工，然後進行測試。該測試單元由自動測試設備（ATE）、探針和帶有細針的探針卡組成，該探針具有為晶片設計的自定義圖案。

探測器拿出一塊晶圓，並將其放在卡盤上。它將探針卡與芯片上的引線鍵合墊或微小凸點對齊。ATE對芯片進行電氣測試。

FormFactor的高級副總裁Amy Leong表示：“測試和探測小芯片面臨著巨大的技術和成本挑戰。“新的技術挑戰是需要大大減少包裝凸點間距和尺寸。微凸點可小至25μm或以下。此外，微凸點圖案的密度是等效的單片器件的2-4倍。因此，在300mm晶圓上探測如此小的特徵所需的瞄準精度等同於將釘頭定位在足球場上。”

測試每個微凸點通常成本高昂且不切實際。“成本挑戰是如何智能地執行KGD並以合理的成本提供足夠好的測試覆蓋率。測試設計，內置自測試或測試流程優化是實現經濟可行的測試策略的重要工具。” Leong說。

最終，將芯片切成小方塊。在封裝中，管芯堆疊並通過微型凸塊連接，微型凸塊可在不同芯片之間提供小型而快速的電氣連接。

使用晶片鍵合機鍵合管芯是一個緩慢的過程，且存在一些限制。最先進的微型凸點間距為40μm。如果使用當今的鍵合機，業界可以將凸點間距縮放到10μm或20μm左右。

業界需要一種新技術，即銅混合鍵合。為此，使用介電對介電鍵合鍵合芯片或晶片，然後進行金屬對金屬連接。對於芯片堆疊，混合鍵合具有挑戰性，這就是為什麼它仍處於研發階段。

還有另一個問題。在多晶粒封裝中，一個不良晶粒會導致整個封裝失效。Cyber​​Optics的工程經理John Hoffman表示：“小芯片方法或各種異構集成方法都涉及復雜性，這驅使人們需要對高產量和長期可靠性進行有效檢查。”

結論

顯然，小芯片發展面臨一些挑戰，但該技術也十分必要。使用芯片縮放，單片芯片就可以保留了，但很少有公司能支付得起高級節點。

業界需要有不同的選擇，傳統的解決方案有時無法滿足這些選擇，小芯片卻提供了各種可能性和潛在的解決方案。