隨著晶體管尺寸收縮腳步的放緩，以及各界對高性能PC需求的增長，近來人們對先進芯片解決方案的興趣也越來越大。新方案的特點是在尺寸上大於光刻機的標線片，即面積大於可生產單個芯片的最大尺寸。此前，我已經在Cerebras上見到過超大規模的1.2萬億晶圓級晶體管製造方案。現在看來，台積電和博通也有類似的想法。

（來自：TSMC）

本週，台積電和博通宣布了面向晶圓上晶片封裝（CoWos）應用的超大型中介層計劃，印證了外界對於兩家公司一直在考慮超大型芯片的想法。

擬議的1700m㎡ 中介層，是台積電858m㎡ 掩模版極限的兩倍 。雖然該公司無法一次性生產初這麼大的單個中介層（受光罩限制），但實際生產種可將多個中介層縫合到一起。

在將它們彼此相鄰地構建在單個晶片上之後再進行連接，從而再不超出標線限制的同時，發揮出超大型中介層的最大優勢。

初期，CoWoS 新平台將用於博通面向HPC 市場的新處理器，並基於台積電的5nm EVU 工藝製造。

這款系統級封裝產品具有“多個”SoC 芯片和六組HMB2（第二代高帶寬緩存）堆棧，總容量為96GB 。

博通在新聞稿中稱，該芯片總帶寬可達2.7 TB/s，與三星最新的HBM2E芯片可提供的帶寬一致。

通過使用掩模拼接技術使SiP 的尺寸增加一倍，台積電及其合作夥伴能夠在計算密集型工作負載中投入大量的晶體管。對於近來高速發展的HPC 和AI 應用而言，這一點顯得尤為重要。

需要指出的是，台積電將繼續完善其CoWoS 技術，預計未來還有大於1700 m㎡ 的SIP 出現。