7nm工藝的產品已經遍地開花，Intel的10nm處理器也終於在市場登陸，不過，對於晶圓巨頭們來說，製程之戰卻越髮膠著。在日前一場技術交流活動中，三星重新修訂了未來節點工藝的細節。

三星稱，EUV後，他們將在3nm節點首發GAA MCFET（多橋通道FET）工藝。由於FinFET的限制，預計在5nm節點之後會被取代。

實際上，5nm在三星手中，也僅僅是7nm LPP的改良，可視為導入第二代EUV的一代。7nm LPP向後有三個迭代版本，分別是6nm LPP、5nm LPE和4nm LPE。

相較於年初的路線圖，三星6LPP只是簡單地引入SDB，從而提供了1.18倍的密度改進。另一個改變是刪除4LPP節點，在路線圖上只留下4LPE。最後，三星將3 GAAE和3 GAAP更名為3 GAE和3 GAP。

關於工藝核心指標，5nm LPE雖然沿用7nm LPP的晶體管和SRAM，但性能增強了11%，UHD下的密度會接近130 MTr/mm²，終於第一次超過了Intel 10nm和台積電7nm。

在4nm LPE上（2021年推出），三星可以做到137 MTr/mm²的密度，接近台積電5nm。