台積電在美國召開「2025年北美技術研討會」。此次會議台積電介紹了先進技術發展及產業挑戰與機遇，重點分析了AI驅動的半導體技術升級、先進製程路線圖、下一代節點驗證及晶體管架構與材料創新，旨在支撐未來智慧運算基礎設施。

以下為該會議的重點內容。

AI與半導體市場

根據台積電發布的最新消息，半導體產業正進入一個前所未有的擴張階段，預計到2030年，全球半導體市場規模將達到1兆美元。推動這一成長的最重要因素是高效能運算（HPC）和人工智慧（AI）應用的爆發式發展。

上圖顯示，台積電預測，到2030年，HPC/AI將佔全球半導體市場的45%，成為主導應用平台。其次是智慧型手機，佔25%；汽車電子佔15%；物聯網佔10%；其他領域佔5%。這種市場結構的變化表明，半導體市場正從以行動裝置需求為中心，關鍵轉變為以AI和高吞吐量運算工作負載為核心的創新驅動模式。

AI驅動的應用如何快速加速對半導體的需求？從資料中心的AI加速器開始，這種成長擴展到AI個人電腦、AI智慧型手機、擴增實境/虛擬實境（AR/XR）設備，以及更長期的應用，如自動駕駛計程車和人形機器人。這些應用不僅在數量上不斷增加，架構複雜度也不斷提升。

具體而言，預計到2029年，AI個人電腦的出貨量將達到2.8億台，而AI智慧型手機的出貨量最快在2025年就有望突破10億支。預計到2028年，AR/XR設備的出貨量將達到5,000萬台。

此外，像自動駕駛計程車和人形機器人這樣的下一代應用，預計到2030年，每年各自將需要250萬個高性能晶片。這些數據表明，未來的晶片不僅要具備更高的運算性能，還需要在能源效率、系統級整合和封裝密度方面取得突破。

台積電認為，這些新興的AI驅動應用將大幅增加晶片的複雜性，對更緊密的整合提出更高要求，並推動過程創新，最終為半導體產業的新一輪成長提供動力。在台積電看來，這是實現1兆美元半導體產業願景的基本路徑。

先進製程技術：N3、N2、A16、A14

N3

目前，台積電的N3系列（即3nm製程）已包含已量產的N3和N3E，並計畫後續推出N3P、N3X、N3A以及N3C等版本。

台積電透露，公司計劃於2024年第四季開始生產基於性能增強型N3P（第三代3奈米級）製程技術的晶片。 N3P是N3E的後續產品，主要面向需要增強性能並保留3奈米級IP的客戶端和資料中心應用。

台積電的N3P是N3E的光學微縮工藝，它保留了設計規則和IP 相容性，同時在相同漏電流下性能提升5%，或在相同頻率下功耗降低5% 至10%，並且對於典型的邏輯、SRAM 和模擬模組混合設計，晶體管密度提升4%。由於N3P 的密度增益源自於改進的光學元件，它能夠在所有晶片結構上實現更好的擴展，尤其有利於大量使用SRAM 的高性能設計。 N3P 現已投入生產，因此該公司目前正在為其主要客戶基於該技術開發產品。

與N3P 相比，N3X 預計在相同功率下將最大效能提高5%，或在相同頻率下將功耗降低7%。然而，與N3P 相比，N3X 的主要優勢在於它支援高達1.2V 的電壓（對於3nm 等級技術來說，這是極限值），這將為需要它的應用程式（即客戶端CPU）提供絕對最大頻率(Fmax)。 Fmax 的代價是：漏電功率高達250%——因此，晶片開發人員在構建基於N3X 且電壓為1.2V 的設計時必須小心謹慎。 N3X晶片預計將於今年下半年量產。

台積電路線圖有一些細微的變化。路線圖已延長至2028年，增加了N3C和A14。 N3C是一個壓縮版本，這意味著良率學習曲線已經到了可以進一步優化製程密度的階段。

台積電會上揭露了其下一代晶片製造流程的進展。公司預計今年下半年開始量產N2晶片。這是台積電首次採用全環繞閘極（GAA）奈米片電晶體技術進行生產。

氮氣

N2（即2nm製程）作為台積電全新的製程技術，採用了奈米片或環繞閘極設計。比起前代技術，N2能夠在相同功耗下達到10%-15%的速度提升，或在相同速度下降低20%-30%的功耗。

與現有的N3E製程相比，N2製程的性能提升了10%-15%，功耗降低了25%-30%，同時電晶體密度增加了15%。台積電也透露，N2的電晶體性能已接近預期目標，256Mb SRAM模組的平均良率超過90%。隨著N2逐漸進入量產階段，其製程成熟度也將進一步提高。台積電預計，在智慧型手機和高效能運算應用的推動下，2nm技術的流片數量在投產初期將超過3nm和5nm技術。

此外，台積電繼續遵循其技術改進策略，並推出了N2P作為N2系列的延伸。 N2P在N2的基礎上進一步優化了效能和功耗表現，計劃於2026年投入生產。在N2之後，台積電將進入A16（即1.6nm）節點。

A16

A16製程的核心技術特點之一是超級電軌架構，也稱為背面供電技術。透過將供電網路移至晶圓背面，此技術能夠釋放更多正面佈局空間，進而提升晶片的邏輯密度和整體效能。根據台積電介紹，與N2P相比，A16在相同電壓和設計條件下可達到8%-10%的效能提升；在相同頻率和電晶體數量下，功耗則能降低15%-20%，密度提升範圍為1.07-1.10倍。

台積電特別指出，A16製程特別適合用於訊號路由複雜且供電網路密集的高效能運算（HPC）產品。依照計劃，A16將於2026年下半年開始量產。

A14

全新A14製程技術的推出是此次研討會的一大亮點。 A14製程是基於台積電領先業界N2（2nm）過程的重大進展，基於第二代GAA電晶體技術（NanoFLEX電晶體架構），提供更快運算和更佳能源效率推動人工智慧（AI）轉型，亦可望增進端側AI功能，強化智慧手機等應用。根據規劃，A14預計2028年開始量產，截至目前進度順利，良率表現優於預期。

先進封裝與系統整合創新

在先進封裝領域，台積電也有多項重要資訊公佈。

台積電推出了3DFabric平台，這是一套全面的2.5D和3D整合技術，包括CoWoS（Chip-on-Wafer-on-Substrate，晶圓上晶片再到基板）、InFO（Integrated Fan-Out，整合式扇出）和SoIC（System on Integrated Chips，整合晶片系統）。這些平台旨在克服傳統單晶片設計的擴展限制，支援基於小晶片的架構、高頻寬記憶體整合和異構系統優化。

左側是堆疊或晶片級/晶圓級整合的選項。 SoIC-P採用微凸塊技術，可將間距降至16 微米。使用無凸塊技術（SoIC-X），可以實現幾微米的間距。台積電最初採用9 微米工藝，目前已投入6 微米量產，並將進一步改進，從而實現類似單片的整合密度。

對於2.5/3D 集成，有很多選擇。晶圓上晶片(CoWoS) 技術既支援常見的矽中介層，也支援CoWoS-L，後者使用局部矽橋的有機中介層實現高密度互連。 CoWos-R 則提供純有機中介層。

整合式扇出(InFO) 技術於2016 年首次應用於行動應用。該平台現已擴展至支援汽車應用。

自2020年以來，台積電的晶圓系統整合技術（InFO-SoW）已成功應用於如Cerebras和特斯拉等公司的尖端產品中，其中特斯拉的Dojo超級電腦所搭載的晶圓級處理器就是這項技術的標誌性產物。晶圓級設計透過直接在整片矽晶圓上建構處理器，實現了前所未有的核心間通訊速度、性能密度以及能效，然而，其複雜度與成本也相應增加，限制了廣泛應用。

還有更新的晶圓系統(TSMC-SoW) 封裝。這項技術將整合規模拓展至晶圓級。其中一種是先晶片(SoW-P) 方法，即將晶片放置在晶圓上，然後建構整合式RDL 將晶片連接在一起。另一種是後晶片(SoW-X) 方法，即先在晶圓級建構中介層，然後將晶片放置在晶圓上。最後一種方法可以實現比標準光罩尺寸大40 倍的設計。

台積電的SoIC（整合晶片系統）技術在延續摩爾定律方面發揮了關鍵作用，它不是透過傳統的單晶片縮放，而是採用基於小晶片的架構，結合高密度3D異構整合。作為台積電3DFabric平台的基石之一，SoIC實現了無基板3D堆疊，允許不同節點、功能和材料的晶片透過高密度互連進行垂直整合。

台積電提供的圖表還展示了當今典型的人工智慧加速器應用，該應用透過矽中介層將單片SoC與HBM記憶體堆疊整合在一起。

台積介紹了其它一系列高性能整合解決方案，包括用於HBM4 的N12 和N3 製程邏輯基礎裸晶（Base Die）、運用COUPE 緊湊型通用光子引擎技術的SiPh 矽光子整合。

特別是在記憶體整合方面，台積電特別強調了CoW-SoW在結合HBM4（第四代高頻寬記憶體）上的潛力。 HBM4憑藉其2048位元的超寬接口，可望透過與邏輯晶片的緊密整合，解決AI及HPC工作負載對高頻寬、低延遲記憶體的迫切需求。這種整合方式不僅極大提升了資料傳輸速度，還有效降低了功耗，為持續成長的運算密集型應用提供了理想的解決方案。

關於功率優化，未來的AI加速器可能需要數千瓦的功率，這對封裝內的功率傳輸提出了巨大的挑戰。整合穩壓器將有助於解決此類問題。台積電開發了一種高密度電感器，這是開發此類穩壓器所需的關鍵組件。因此，單片PMIC加上此電感器可以提供5倍的功率傳輸密度（相對於PCB級）。

未來應用展望

此外，還有很多創新的應用也需要先進封裝技術的支援。

擴增實境眼鏡就是一個新產品的例子，這類裝置所需的組件包括超低功耗處理器、用於AR 感知的高解析度相機、用於程式碼儲存的嵌入式非揮發性記憶體(eNVM)、用於太空運算的大型主處理器、近眼顯示器引擎、用於低延遲射頻的WiFi/藍牙，以及用於低位電功率充電的數位電源電源碼管理電碼碼電源碼。這類產品將為複雜性和效率設定新的標準。

雖然自動駕駛汽車備受關注，但人形機器人的需求也備受關注。其需要大量先進矽片。而將所有這些晶片整合到高密度、高能效的封裝中的能力也至關重要。