博通發表了全新打造的3.5D XDSiP封裝平台，專門針對超高效能的AI、HPC處理器，最高支援6000平方毫米的晶片面積。這相當於約八顆NVIDIA Blackwell架構的下一代旗艦晶片GB202，後者面積為744平方毫米。

博通3.5D XDSiP使用了台積電的CoWoS-L封裝技術，融合2.5D整合、3D封裝，所以叫3.5D。

它可以將3D堆疊晶片、網路與I/O芯粒、HBM記憶體整合在一起，構成系統級封裝(SiP)，最大中介層面積4719平方毫米，大約相當於光罩面積的5.5倍，還可以封裝最多12顆HBM3或HBM4高頻寬記憶體晶片。

為了達成最高性能，博通建議分別設計不同的計算芯粒，然後採用F2F面對面的方法，借助混合銅鍵結(HCB)，將不同的芯粒堆疊在一起。

其中的關鍵在於使用無凸起HCB將上層Die與底層Die堆疊在一起，不再需要TSV矽通孔。

這麼做的好處非常多：訊號連接數量增加約7倍，訊號走線更短，互連功耗降低最多90％，最大化降低延遲，堆疊更加靈活。

博通計畫利用3.5D XDSiP封裝為Google、Meta、OpenAI等設計客製化的AI/HPC處理器、ASIC晶片，並提供豐富的IP，包括HBM PHY、PCIe、GbE甚至是全套芯粒方案、矽光子技術。

這樣一來，客戶可以專心設計其處理器的最核心部分，即處理單元架構，無需考慮外圍IP和封裝。

博通預計首款產品將在2026年推出。