幾周前，PCI SIG 發佈了PCIe 6.0規範的最終版草案。 很快，Cadence 就提供了業內首批經過檢驗的 IP 封裝晶片。 感興趣的開發者們，現可藉助 Cadence 的 PCIe 6.0 晶片設計套件，對各自的 PCIe 6.0 設計展開測試。 如果一切進展順利，我們或於 2022 – 2023 年見到 PCIe 6.0 的早期支持產品。

（來自：Cadence官網）

Cadence 副總裁兼 IP 集團總經理 Sanjive Agarwala 在一份聲明中表示：早期採用者已經開始探索新的 PCIe 6.0 規範，該公司期待它們通過全新的 PCIe 6.0 晶片設計套件取得更多積極的成果。

據悉，Cadence 的PCIe 6.0晶片設計套件，主要包括了一個控制器、以及一個基於 DSP 的物理介面（PHY）。

控制器採用了多數據包處理架構，可在 x16 配置中支援高達 1024-bit 位寬的數據路徑，輔以 PCIe 6.0 的所有關鍵特性。

包括高達 64 GT/s 的雙向數據傳輸速率、四級脈衝幅度調製（PAM4）信令、低延遲前向糾錯（FEC）、FLIT 模式、以及 L0p 功率狀態。

值得一提的是，該IP方案採用了台積電（TSMC）的N5製程節點，可供各種人工智慧（AI）/ 機器學習（ML）/ 高性能計算（HPC）加速器、圖形處理器、SSD主控，以及其它需要儘快引入高頻寬支援的 ASIC 開發者使用。

在IP封裝之外，Cadence 還提供基於 N5 製程工藝的PCIe 6.0測試晶片，以説明廣大晶片開發者測試在所有數據速率下的PCIe 6.0性能與信號完整性。

晶元中包含了一個 PAM4 / NRZ 雙模發射器，可確保提供最佳信號完整性、對稱性、線性度、低抖動。

以及一個可在 64 GT/s 的數據傳輸速率下，承受超過 35 dB 嚴酷信號 / 通道損耗的接收器，以提供先進的數據恢復能力。

Tom’s Hardware指出：隨著PCIe 6.0晶元的使用，晶片開發者將需要在相對較長的路徑上處理高達64 GT/s的數據傳輸。

作為比較，當前最新一代 DDR5 記憶體模組的傳輸速率僅為 4.8 – 7.0 GT/s 。 因而確保信號的完整性、以及支援複雜的數據恢復機制，也成為了PCIe 6.0時代的一個必須項。