先進封裝不是摩爾定律失效的救世主，也並非與先進工藝互斥的新技術路徑，其本質意義是挖掘晶元製造過程中的潛能，將傳統封裝中被延緩的數據傳輸速度和被損耗的大量功耗，通過技術和結構的創新極大程度的找回。

與前道先進工藝不斷反覆運算類似，「先進封裝」其實也是一個模糊和長期變化的概念，每個時代的「先進封裝」都意味著一次技術體系革新。 例如，過去DIP、SOP、TSOP、QFP、LQFP等技術被看作傳統封裝時，BGA、CSP、FC、MCM（MCP）等技術就會被稱為”先進封裝”。

而時下被廣泛提及的「先進封裝」，實際是一次平面封裝向2.5D/3D堆疊異構集成封裝技術的升級躍遷。

緣起台積

如今的「先進封裝」概念並非由封裝廠提出，其最早誕生於2009年的台積電。 當時台積電團隊發現，在傳統封裝基板上的引線線寬超過50μm，隨著邏輯晶元和存儲晶元之間的數據傳輸量越來越大，高線寬會導致整顆晶元約40%的傳送速率和60%的功耗被白白浪費。

而假如用矽仲介層來替代傳統基板，將邏輯晶元和存儲晶元等堆疊封裝，引線線寬能夠縮小至0.4μm以內，被損耗的大部分傳輸速度和功耗都能被重新找回。

一位業內人士告訴集微網，該團隊負責人與當時台積電的董事長張忠謀針對先進封裝專案僅溝通了1小時左右，後者便給予了400人團隊布建和1億美元資本投入的承諾。 基於使用矽仲介層的3D堆疊，台積電於2012年推出了CoWoS封裝技術，但由於成本較高而難以推廣。 隨後又推出了主要針對手機晶元的InFO封裝技術，採用聚醯胺薄膜代替CoWoS中的矽仲介層，從而降低了單位成本和封裝高度。

圖源：DIGITIMES

CoWoS和InFO先進封裝解決方案，不僅為台積電的先進工藝之虎插上雙翼，還説明其與越來越多的客戶深度綁定。 其中，台積電先進封裝技術最著名的一”戰”便是吃光三星的蘋果A系列處理器代工訂單。

早在2015年時，蘋果的A9處理器還分別交由三星的14nm和台積電的16nm代工。 而一年之後，台積電竟在沿用16nm工藝的前提下包攬了蘋果A10處理器的所有代工訂單。 從分庭抗禮到獨霸天下，只因台積電在A10晶元上全面啟用了自研的InFO FOWLP封裝技術，在邏輯工藝並沒有升級反覆運算的情況下，A10晶元仍然實現了40%的性能提升，並延長iPhone的待機時間。

2016年至今，台積電先進工藝不斷下探的同時，先進封裝技術也在不斷升級，兩者的相輔相成讓蘋果、AMD、英偉達等國際巨頭都與台積電形成了長期的深度綁定。

一步步坐實晶圓製造龍頭身份，台積電的一舉一動顯然會牽扯著各方神經，唯二能與之抗衡的Intel和三星也在晶圓製造後道的先進封裝領域展開大規模投資佈局。

誰是主力？

台積電下場發力封裝業務，三星跟進的X-Cube技術步步為營，Intel基於先進封裝技術進行架構變革，晶圓廠整齊的步伐彰顯出了晶元製造商對於性能和功耗的極致追求，同時也讓傳統封裝廠陷入尷尬境地。

圖源：三星X-Cube技術

究竟是封測廠拿不動「刀」了，還是晶圓廠要求太高了呢？ 其背後還與先進封裝本身的技術特徵有關。

從技術角度來看，傳統封裝中的各類晶元都是水準互聯，而先進封裝中晶元堆疊后的互聯，以及晶元向下連接基板時，都需要一種垂直互聯的方式來提高系統的整合度和效能。 目前， 業界主要依靠TSV（矽通孔）技術來實現。

TSV技術通過在矽仲介層上以蝕刻或鐳射的方式鑽孔，再以導電材料如銅、多晶矽、鎢等物質填滿，堆疊的晶元便能通過被填充的矽通道實現垂直互聯。 與以往的IC封裝鍵合和使用凸點的疊加技術相比，TSV能夠使晶元在三維方向堆疊的密度最大，外形尺寸最小，並且大大改善晶元速度和低功耗的性能。 在現有的先進封裝方案中，不論是台積電的CoWoS，還是Intel的Foveros 3D技術、三星的X-Cube技術，都需要用到TSV技術。

正是因為TSV技術對於時下的先進封裝各類體系不可或缺，加之晶圓廠在矽仲介層製造上具有先天優勢，因此主流晶圓廠的封裝事業部紛至遝來。

“由於技術和結構的特殊性，先進封裝既需要晶圓製造工序，又需要常規封裝工序，這也意味著無論是晶圓廠還是封裝廠，要想進軍先進封裝事業就需要補充學習對方的長處。” 一位先進封裝領域資深人士告訴集微網，”而由於晶圓製造業所涉及的學科數量、工藝工程的複雜程度都遠高於封裝業，因此晶圓製造廠學習封裝的技術難度，遠低於封裝廠學習晶圓製造的技術難度。 ”

既然是跨領域的技術，晶圓廠與封裝廠是否能夠在先進封裝領域繼續建立長期的分工合作關係呢？

一家台系晶圓廠內部人士指出，晶圓廠與封裝廠在先進封裝領域是無法建立長期合作關係的，原因包括以下兩點：

首先是良率不統一、責任難以劃分的問題。 晶圓廠與封裝廠很難做到良率統一，倘若晶圓廠完成生產後再運輸到封裝廠進行先進封裝，則晶元的最終良率需要由雙方共同負責，而由於兩者本身良率存在差異，故晶圓廠和封裝廠無法在良率不對等的情況下長期合作。

其次，先進封裝對於晶片效能的提升顯而易見，晶圓廠正憑此跑馬圈地，並期待與更多的大客戶形成深度綁定。 也就是說，當掌握了領先業界的先進封裝技術時，晶圓廠能迎來更多、更穩定的代工訂單。 因此，主流晶圓廠很難再將如此重要的先進封裝任務放手交由封測廠。

晶圓廠的「入侵」勢必會在一定程度上擠壓封裝廠未來的業務成長空間，因此大陸外一線封裝廠也開始在先進封裝領域追逐角力。 不過，封裝廠提及的「先進封裝」更為廣義化，其將倒裝（FC）、晶元尺寸封裝（CSP）、系統級封裝（SiP）以及基於玻璃等材料的晶圓級封裝（WLP）技術亦稱之為先進封裝。

封裝廠推動的先進封裝技術雖有所進步，但仍與晶圓廠所主導的先進封裝有所差距。 以封裝廠的晶圓級封裝為例，在矽仲介層的重布線層，不僅單位面積內Die的數量更高，其線寬的極限（1.8/1.8μm及以下）也遠低於有機材質或玻璃（4/4μm及以上）。 這也意味著，晶圓廠基於矽仲介層的先進封裝技術將擁有更高的D2D互連密度。

前述台系晶圓廠內部人士告訴集微網：”超低線寬才是先進封裝的終極奧義，而目前只有晶圓廠能在矽仲介層上將線寬降至1.8/1.8μm以下。 至於為何一定是1.8/1.8μm，這主要因為越來越多的晶元廠選擇將CPU / GPU / TPU與一個或多個高頻寬記憶體（HBM）組合在一起進行先進封裝，而業界目前HBM對線寬的最低要求便是1.8/1.8μm。 ”

大舞臺和更大的舞臺

先進封裝的技術創新一半體現在2.5D/3D堆疊，另一半還體現在異構集成，兩者缺一不可。

倘若只談堆疊，早在2006年，三星就通過TSV技術就將8個2Gb NAND Flash堆疊封裝成同一顆晶元。 而台積電CoWoS技術的早期客戶賽靈思也僅是用四塊同樣的FPGA晶元堆疊，台積電先進封裝團隊對此喜憂參半，喜的是有客戶願意採用這項新技術，憂的是這種同質堆疊無法讓CoWoS展現全部實力，直到迎來第一個使用CoWoS技術進行異構集成的客戶華為海思，台積電的這項先進封裝工藝才終於開始名聲大噪。

因此，基於2.5D/3D堆疊的異構集成才是完整的先進封裝結構。 在這兩項特徵的加持下，高端晶元是先進封裝的一個大舞臺。

5G、自動駕駛、人工智慧和高性能計算等新應用的蓬勃發展催生了海量數據，這些數據需要不僅需要在晶元內部運算，還需要進行存儲。 DDR已經很難提供晶片廠需要的高頻寬，IO瓶頸越來越嚴重，於是晶片廠選擇將CPU / GPU / TPU與一個或多個高頻寬記憶體（HBM）組合封裝，以使頻寬不再受制於晶元引腳的互聯數量，並帶來更低的延遲和功耗。

目前，AMD、英偉達、英特爾等晶片廠商的高端晶元都採用了先進封裝技術，且據業內人士透露，目前幾乎所有在台積電流片的高端 AI晶片都會選擇CoWoS技術。

放眼未來，Chiplet 這一未來趨勢更將為先進封裝創造更大的舞臺。 芯原股份董事長戴偉民曾多次在公開場合表示，並非每種晶元都需要尖端工藝，因為不是每一家公司都能負擔起7nm、5nm工藝的成本，於是Chiplet這種將不同工藝節點的die混封的新形態是未來晶元的重要趨勢之一。

戴偉民強調，封裝和介面對於Chiplet至關重要，台積電的CoWoS技術和英特爾的Foveros 3D立體封裝技術都為Chiplet的發展奠定了基礎。

據Omdia報告，Chiplet處理器晶元的全球市場規模正在井噴式增長，預計到2024年會達到58億美元，2035年則超過570億美元。

站上起跑線

在封測廠所定義的先進封裝中，長電科技等大陸廠商正與日月光、安靠等大廠齊頭並進。 但在本文所探討的晶圓廠主導下的先進封裝層面，目前全球僅有台積電、英特爾和三星能提供完整的先進封裝平臺，中國大陸晶圓廠仍站在起跑線外。

值得一提的是，中國大陸晶圓代工龍頭廠商似乎已經釋放出積極信號。 中芯國際資深副總裁張昕日前在IC WORLD大會上提及其6大平臺時指出：”公司先進封裝平臺將在2.5D領域提供全覆蓋Interposer方案，3D IC提供HBM/近存計算解決方案。 ”

晶圓廠佈局先進封裝已是大勢所趨，對於先進工藝遭遇嚴重遏制的中芯國際而言，發力先進封裝不僅是順應產業潮流，更是拉長戰線、提高自身業務水平的戰略需要。

先進封裝不僅將為中芯國際等大陸晶圓廠創造新的機遇，也將為上游的材料、設備以及EDA廠商帶來挑戰和發展機遇。 以設備為例，中芯國際等晶圓廠佈局先進封裝平臺需要用到大量的封測設備，例如貼片機、引線焊接設備等，而出於供應鏈安全考慮，國產設備勢必將是未來的主要供應商，上下游協同發展才能取得成功。

值得一提的是，本土設備廠商華封科技在先進封裝領域已經有所斬獲，其貼片機設備已經通過了台積電、長電科技等廠商的技術驗證，並獲得了日月光、矽品、通富微電等頭部廠商的批量採購。

另外，在EDA方面，先進封裝作為一個新的領域，之前並沒有成熟的設計分析解決方案，使用傳統的、脫節的點工具和流程對設計收斂會帶來巨大的挑戰，而對信號、電源完整性分析的需求也隨著垂直堆疊的晶元而爆髮式增長。 因此，先進封裝需要用到前所未有的EDA平臺，這對於國產EDA廠商而言是一個突圍的機會。

日前，本土EDA廠商芯和半導體舉行的年度用戶大會上，該公司CEO凌峰曾介紹稱，支援先進工藝、先進封裝一直以來是芯和半導體的產品方向。 該公司推出的IRIS、iModeler，及Metis系列產品均能夠完美的支援先進工藝和封裝。

不難看出，本土供應商都已經率先「聞」到了先進封裝這一重要技術趨勢，且先後開啟了相關業務佈局。 上游供應商率先站上起跑線，晶圓廠緊隨其後，這種健康、符合產業邏輯的發展方式，為中國本土先進封裝技術奠定了基礎。

長久以來，晶圓製造一直是我國半導體產業的落後環節，封裝技術卻是大陸半導體行業中與全球頂尖技術之間差距最小的環節。 在國際主流晶圓廠入局先進封裝後，封裝技術差距也有被進一步拉大的趨勢。 在此情形下，本土晶圓廠在追趕先進工藝的同時，必須與國際主流廠商保持步調一致，否則未來中國半導體產業將面臨製造、封裝技術雙重落後的危機。 （校對/叨叨）