隨著設計人員為即將到來的5納米和3納米節點做好準備，更大的挑戰迫在眉睫。現代集成電路上設備的小型化給處理電源和接地網絡（PDN）的電路設計人員帶來了挑戰。過去的十年見證了FinFET器件的興起，與以前的平面器件相比，具有更高的驅動強度。

FinFET器件的使用增加了單位面積的驅動強度，這意味著更高的電流密度和更大的電流瞬變。這種趨勢導致芯片對電源電壓的波動越來越敏感，從而加劇了系統設計的電源完整性挑戰。電路設計人員依靠去耦電容器作為降低PDN阻抗的基本工具，通過去耦或旁路電路或互連的一部分來抑制噪聲並改善整體PI。對於信號，來自互連的噪聲可以通過去耦電容器分流，然後再傳遞到另一個電路。但是要做到這一點，必須控制寄生電阻和電感，這通常意味著去耦電容必須物理上靠近所需電路。

台積電針對高性能計算應用的主要封裝是CoWoS(Chip-on-Wafer-on-Substrate)。這種2.5D晶圓級系統集成用於將多個裸片（Die）有效地集成到矽中介層上。矽的使用實現了非常精細的亞微米互連。此外，它還可以使用更小的微凸點，從而可以以更低的每比特能量實現更高的信號密度和更高的帶寬，這對於高性能芯片來說是理想的。CoWoS被廣泛用於包括GPU，CPU，矢量處理器，神經處理器和可編程開關的產品。

英特爾Barefoot Tofino 2是基於CoWoS的產品，結合了7納米邏輯和HBM2內存

為了幫助降低信號噪聲並確保穩定的電壓，TSMC利用封裝中已經存在的矽襯底來實現高密度金屬-絕緣體-金屬（MiM）去耦電容器，該電容器有可能被用來替代或輔助某些電容器。較大的分立MLCC組件中，否則必須安裝在頂部。

台積電在IEDM 2014上介紹了新的HD-MiM。高K MiM插入在Si中介層的Metal1和Metal2層之間。由於它們恰好位於插入器中，因此可以有效地用於系統級去耦應用。在時間上，討論了串聯的1、2和3的decap組合，分別提供了17.2、4.3和1.9 fF / µm²的電容。使用HD-MiM，在200mm²的整個電容器面積上，HD-MiM可以為插入式芯片提供約3.5μF的總電容。

挖深溝

未來的高性能電路需要更好的去耦電容器來緩解下垂和吸收瞬變。在本週早些時候舉行的2019 IEDM上，台積電推出了iCAP。iCAP採取了一種截然不同的方法–台積電（TSMC）選擇垂直走深槽，而不是水平走線。台積電第一次採用這種方法是在幾年前，當時蘋果公司推出了A10處理器，該處理器使用了InFO封裝和Through InFO Via（TiV）。台積電在那裡用DTC代替了MLCC LSC和類似組件，以便顯著增加可能的電容密度。

由於tsv和DTCs同時存在於同一矽片上，因此構建iCAPs有兩種方法。在DTC-first方法中，深溝是在TSV過程之前形成的，這意味著必須特別注意確保TSV熱預算不會影響DTCs。另外，在TSV優先流中，TSV結構首先使用標準的TSV流程形成，但是必須特別注意減輕TSV相關問題，如通過凸形現象。與HD-MiMs一樣，DTC封裝電路的一個主要優點是，它們可以自由地盡可能靠近所需的電路(類似於片上封裝電路)，但附加的優點是深溝槽允許更高的電容。此外，由於這可以在整個1700 mm²的插層中實現，而插層的頂部有各種各樣的芯片，因此可以對DTCs進行更精細的設計，以更好地解決上面芯片的PI問題。

iCAP標准單元為40 µm x 40 µm。儘管台積電不願透露溝槽的深度，但它能夠達到的電容密度高達340 nF /mm²。與HD-MiM相比，電容密度提高了近20倍。由於可以在單個插入器上使用多個iCAP，因此每個Si插入器可能的總電容超過68μF。

CoWoS iCAP SEM（TSMC，IEDM 2019）

HD-MiM和iCAP都具有很高的產量，並且報告的洩漏電流低於1fA /μm²，包括在高溫下。台積電報告說iCAP對PDN的改進非常好。與沒有iCAP的基於CoWoS的等效設計相比，TSMC的阻抗僅為0.05倍，電壓降為0.45倍。