目前，用於計算機處理器的矽集成電路正接近單個芯片上晶體管的最大可行密度，至少在二維陣列中是這樣。摩爾定律看似已難以維持。美國密歇根大學一研究團隊卻另闢蹊徑，將晶體管陣列帶入三維空間，在最先進的矽芯片上直接堆疊第二層晶體管。這一研究為開發打破摩爾定律的矽集成電路鋪平了道路。

（圖自：Nature Electronics）

摩爾定律認為，集成電路上可容納的晶體管數目，約每隔兩年便會增加一倍。目前矽集成電路的晶體管密度已接近極限。而隨著矽晶體管尺寸變得越來越小，它們的工作電壓也在不斷下降，導致最先進的處理芯片可能會與觸摸板、顯示驅動器等高電壓接口組件不兼容，後者需要在更高電壓下運行，以避免錯誤的觸摸信號或過低亮度設置之類的影響。這就需要額外的芯片來處理接口設備和處理器之間的信號轉換。

為解決上述問題，密歇根大學研究人員通過附加器件層的單片三維集成，來提高矽互補金屬氧化物半導體集成電路的性能。他們首先使用含鋅和錫的溶液覆蓋矽芯片，在其表面形成均勻塗層，隨後短暫烘烤使其乾燥，經過不斷重複後製成一層約75納米厚的氧化鋅錫膜。使用該氧化鋅錫膜製造的薄膜晶體管可以承受比下方矽芯片更高的電壓。

為了解決兩個器件層之間的電壓失配問題，研究人員採用了頂部肖特基、底部歐姆的接觸結構，在觸點添加的肖特基門控薄膜晶體管和垂直薄膜二極管具有優良的開關性能。測試顯示，在集成了高壓薄膜晶體管後，基礎矽芯片仍然可以工作。

研究人員表示，矽集成電路在低電壓（約1伏）下工作，但可以通過單片集成薄膜晶體管來提供高電壓處理能力，從而免除了對額外芯片的需求。他們的新方法將氧化物電子學的優勢引入到單個矽晶體管中，有助於更緊湊、具有更多功能的芯片的開發。

相關論文刊發在最新一期《自然·電子學》雜誌上。

科技日報華盛頓11月19日電（記者劉海英）